JPS59123256A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPS59123256A JPS59123256A JP23099082A JP23099082A JPS59123256A JP S59123256 A JPS59123256 A JP S59123256A JP 23099082 A JP23099082 A JP 23099082A JP 23099082 A JP23099082 A JP 23099082A JP S59123256 A JPS59123256 A JP S59123256A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0259—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体集積回路に関し、特に改良された入力回
路を有する半導体集積回路に関する。
路を有する半導体集積回路に関する。
基板内に多数の素子を有する集積回路（工Ｃ）において
、各素子の動作電位は基板電位を基準ないし接地電位と
して設計される。基板電位の変動や基板内での予期しな
い電荷移動は以下の理出により極力避ける必要がある。
、各素子の動作電位は基板電位を基準ないし接地電位と
して設計される。基板電位の変動や基板内での予期しな
い電荷移動は以下の理出により極力避ける必要がある。
集積回路の人出力節を子は通常基板内に形成された保護
抵抗を介して基板内素子にｋ ＹＩＣされる。たとえば
Ｐ基板にＮチャンネル素子？集積した工ＣではＮ型領域
で形成した保ぬ抵抗を負にバイアスすると保り抵抗と基
板ｔ４Ｊが順バイアスされ、基板内に電子が注入される
。
抵抗を介して基板内素子にｋ ＹＩＣされる。たとえば
Ｐ基板にＮチャンネル素子？集積した工ＣではＮ型領域
で形成した保ぬ抵抗を負にバイアスすると保り抵抗と基
板ｔ４Ｊが順バイアスされ、基板内に電子が注入される
。
この電子が池の素子のチャンネル又はキャパシタ領域へ
流れ込むと、本来０であるべき信号が１になったりして
誤動作を起す。従って、金属（導電体）−絶縁体一半尊
体（Ｍ工Ｓ）構造を有する集積回路では入力端子からの
キャリア注入は極力避けなけれはならない。つまり集積
回路内の全動作領域が基板に対して順バイアスとならな
いように定格動作条件が定められている。集積回路内の
素子が基板とＰ ’Ｎ接合ないしは空乏層て電気的に分
離されているための制約である。基板に対して順バイア
スの定格電圧は通常０．３Ｖ髄殊のものでも０．５Ｖ以
下である。
流れ込むと、本来０であるべき信号が１になったりして
誤動作を起す。従って、金属（導電体）−絶縁体一半尊
体（Ｍ工Ｓ）構造を有する集積回路では入力端子からの
キャリア注入は極力避けなけれはならない。つまり集積
回路内の全動作領域が基板に対して順バイアスとならな
いように定格動作条件が定められている。集積回路内の
素子が基板とＰ ’Ｎ接合ないしは空乏層て電気的に分
離されているための制約である。基板に対して順バイア
スの定格電圧は通常０．３Ｖ髄殊のものでも０．５Ｖ以
下である。
しかしゼロクロス検出器やセラミック発振回路等の需要
が増し、工１０のオーバードライブ／オ、４−シュート
の問題も増加している。こわらは従来技術では１チツプ
上ではｊ１！Δ・′決でき７〒いので集積回路外部にク
ランプダイオードや順′ヨ、流制限抵抗を付加すること
等で対処されている。システム全体としては、部品点数
の増加、製巡コストの３１、ｑ大、回路基盤の占有面積
の増大につながるため、集積回路基板内で基板に列して
頑バイアスとなる電圧信号を処理することのできる技術
が望まれている。
が増し、工１０のオーバードライブ／オ、４−シュート
の問題も増加している。こわらは従来技術では１チツプ
上ではｊ１！Δ・′決でき７〒いので集積回路外部にク
ランプダイオードや順′ヨ、流制限抵抗を付加すること
等で対処されている。システム全体としては、部品点数
の増加、製巡コストの３１、ｑ大、回路基盤の占有面積
の増大につながるため、集積回路基板内で基板に列して
頑バイアスとなる電圧信号を処理することのできる技術
が望まれている。
本発明は基板に対して順バイアスとなる電圧が端子に印
加されても正常に機能する集積回路を提供することを目
的とする。
加されても正常に機能する集積回路を提供することを目
的とする。
本発明の１特徴によれば、入力端子が基板に対しで順バ
イアスとなると入力端子から基板内に注入されるキャリ
アの大部分がそのまま電源ラインに吸収される。基板電
流は強制的にきわめて小さな値に抑えられ、他の素子に
与える影響が防止される。
イアスとなると入力端子から基板内に注入されるキャリ
アの大部分がそのまま電源ラインに吸収される。基板電
流は強制的にきわめて小さな値に抑えられ、他の素子に
与える影響が防止される。
本発明の１実施例によれはバイポーラトランジスタが入
力端子と電源ライン間に接続され、入力端子から基板に
注入されるエミッタ電流の大部分はコレクタ′市流とし
て電源ラインに吸収される。
力端子と電源ライン間に接続され、入力端子から基板に
注入されるエミッタ電流の大部分はコレクタ′市流とし
て電源ラインに吸収される。
以下、図面に沿って説明する。本発明の実施例部を示す
。入力パッド１に印加された入力電圧■工１、は保護抵
抗Ｒを介して入力ＭＯＳトランジスタ１φ１のケゞ−ト
に印加される。８，９は電源電圧、接地′Ｆ（ｆ、圧の
パッドである。ＭＯＳ ）ランジスタｌ匂と負荷２との
接続点からは反転出力Ｖ。ＵＴが出力される。工Ｏ是板
の他の帽≦分には、ダイナミックＲＡＭのアドレス回路
の如き■ｓｓ端子を含む駆動回路３に接続されたＭＯＳ
）ランジスタＭ２とＭＯＳキャパシタＣ２が形成されて
いる。１メモＩＪ ｉ子分のみを示すが他にも多くの素
子が形成されている。
。入力パッド１に印加された入力電圧■工１、は保護抵
抗Ｒを介して入力ＭＯＳトランジスタ１φ１のケゞ−ト
に印加される。８，９は電源電圧、接地′Ｆ（ｆ、圧の
パッドである。ＭＯＳ ）ランジスタｌ匂と負荷２との
接続点からは反転出力Ｖ。ＵＴが出力される。工Ｏ是板
の他の帽≦分には、ダイナミックＲＡＭのアドレス回路
の如き■ｓｓ端子を含む駆動回路３に接続されたＭＯＳ
）ランジスタＭ２とＭＯＳキャパシタＣ２が形成されて
いる。１メモＩＪ ｉ子分のみを示すが他にも多くの素
子が形成されている。
保護抵抗Ｒ，ＭＯ８）ランジスタＭ工、Ｍ２のソースお
よびドレイン領域はＮ−基板１１内のＰ＋拡散領域１３
、１５ ＋ ’ｉ ６ 、１７ 、１８で形成されて
いる。これらのＰ＋領域はＮ−基板とＰ”Ｎ−ダイオー
ドを形成し、逆バイアス（負電圧〕にされている間は基
板と分離されている。夕゛イオードの賜（、ｎ（である
Ｐ＋領域に順（正）電圧−を印加ずれば、当然電流が流
れる。つまり入力バッド１の入力端子Ｖエラが基板１１
に対して正電位になると、保護抵抗Ｒから基板１１に対
して寄生ダイオードＤを介して基板電流工おが流れる。
よびドレイン領域はＮ−基板１１内のＰ＋拡散領域１３
、１５ ＋ ’ｉ ６ 、１７ 、１８で形成されて
いる。これらのＰ＋領域はＮ−基板とＰ”Ｎ−ダイオー
ドを形成し、逆バイアス（負電圧〕にされている間は基
板と分離されている。夕゛イオードの賜（、ｎ（である
Ｐ＋領域に順（正）電圧−を印加ずれば、当然電流が流
れる。つまり入力バッド１の入力端子Ｖエラが基板１１
に対して正電位になると、保護抵抗Ｒから基板１１に対
して寄生ダイオードＤを介して基板電流工おが流れる。
Ｐ”Ｎ−ダイオードなので電流ＩＢはほとんどＰ＋領域
１３からＮ−基板１１への正孔電流で形成される。注入
された正孔ｃｔ基板１１内に拡かる。ところが、ＩφＯ
Ｓキャパシタ０２では電極下の空乏領域もしくは反転領
域１９に正孔が蓄積されて情報をストアしている。
１３からＮ−基板１１への正孔電流で形成される。注入
された正孔ｃｔ基板１１内に拡かる。ところが、ＩφＯ
Ｓキャパシタ０２では電極下の空乏領域もしくは反転領
域１９に正孔が蓄積されて情報をストアしている。
正孔の有無が′情報のｒｌＪｒＯＪに対応する。このキ
ャパシタＣ２＋で注入された正孔が流れてくると電極の
負バイアスによって０２に補獲される。その給米キャパ
シタＣ２が充電されることとなり情報が破壊されてしま
う。このように保護抵抗の寄生ダイオードを介して基板
に注入電流が離地電位にあるものとして工Ｃの膜用がさ
れる。基板＋、Ｈ流Ｑ：：ｊに基板の、！９′；方向に
流れる電流は基板の抵抗分布に基づいて基鈑イ位を変動
させる。基板電位の変動は４１、し音となって種々の誤
動作の原因となりと Ａ ；３Ｆ２ｉのものと同様の部分である。
ャパシタＣ２＋で注入された正孔が流れてくると電極の
負バイアスによって０２に補獲される。その給米キャパ
シタＣ２が充電されることとなり情報が破壊されてしま
う。このように保護抵抗の寄生ダイオードを介して基板
に注入電流が離地電位にあるものとして工Ｃの膜用がさ
れる。基板＋、Ｈ流Ｑ：：ｊに基板の、！９′；方向に
流れる電流は基板の抵抗分布に基づいて基鈑イ位を変動
させる。基板電位の変動は４１、し音となって種々の誤
動作の原因となりと Ａ ；３Ｆ２ｉのものと同様の部分である。
Ｐ＋拡散領域１３はＭＯＳ トランジスタＭ１のデ一様
のものである。拡散領域１３の近傍に他のＰ＋拡散領域
１４が形成される。Ｐ＋領域１３．１４はそれぞれ人力
パッド１、電源電圧パッド８に接続される。Ｐ＋領域１
３と１４との間にはぎまれた基板１１の領域１２は好ま
しくは少数ギヤリアの拡散長のほぼ３倍以下の長さを有
する。すなわぢＰ＋領域１３Ｎ−領域１２、Ｐ＋領域１
４がＰＮＰラテラルバイポーラトランジスタのエミッタ
、ベース、コレクタを形成する。Ｐ＋領域１４のＰ＋領
域１３と対面する側から電源（’ＤＤ）ラインに接続す
る所までの間の抵抗１（２はラテラルトランジスタの負
荷抵抗となりコレクタ電流を制限する働きをする。抵抗
Ｒ２は別に形成してもよい。又Ｐ＋領域１４を図１中１
４′で示すようにエミッタとなるＰ＋領域１３を囲むよ
うに配置するとコレクタに面していない部分からのギヤ
リアの逃けがなくなり、キャリア収集効率従ってラテラ
ルバイポーラトランジスタの増幅率βを高くできる。又
ベース巾と在るＩじ領域１２の長さ、Ｐ＋領域の不純物
密度に対するＮ−領域１２の不純物密度が小さいほどラ
テラルバイポーラトランジスタの増幅率βを大きくする
ごとができることは自明であろう。たとえば６０以上の
電流増幅率を得ることができる。エミッタコレクタ間の
耐圧不足ブレークダウン等の問題を起さない限り電流増
幅率は高いほど好ましい。
のものである。拡散領域１３の近傍に他のＰ＋拡散領域
１４が形成される。Ｐ＋領域１３．１４はそれぞれ人力
パッド１、電源電圧パッド８に接続される。Ｐ＋領域１
３と１４との間にはぎまれた基板１１の領域１２は好ま
しくは少数ギヤリアの拡散長のほぼ３倍以下の長さを有
する。すなわぢＰ＋領域１３Ｎ−領域１２、Ｐ＋領域１
４がＰＮＰラテラルバイポーラトランジスタのエミッタ
、ベース、コレクタを形成する。Ｐ＋領域１４のＰ＋領
域１３と対面する側から電源（’ＤＤ）ラインに接続す
る所までの間の抵抗１（２はラテラルトランジスタの負
荷抵抗となりコレクタ電流を制限する働きをする。抵抗
Ｒ２は別に形成してもよい。又Ｐ＋領域１４を図１中１
４′で示すようにエミッタとなるＰ＋領域１３を囲むよ
うに配置するとコレクタに面していない部分からのギヤ
リアの逃けがなくなり、キャリア収集効率従ってラテラ
ルバイポーラトランジスタの増幅率βを高くできる。又
ベース巾と在るＩじ領域１２の長さ、Ｐ＋領域の不純物
密度に対するＮ−領域１２の不純物密度が小さいほどラ
テラルバイポーラトランジスタの増幅率βを大きくする
ごとができることは自明であろう。たとえば６０以上の
電流増幅率を得ることができる。エミッタコレクタ間の
耐圧不足ブレークダウン等の問題を起さない限り電流増
幅率は高いほど好ましい。
Ｐ＋領域１３はＮ−基板１１とＰ＋Ｎ−接合を作り、必
然的に′「坏土ダイオードを形成している。トランジス
タ作用にｂ）係しない寄生ダイオードを仮にＤとすると
、Ｐ＋領域１４ 、１４’と対面している部分はトラン
ジスタとして働くのでダイオードＤの主たるド；３分は
Ｐ″領域１３と基板下面とにはさま、！１でいる部分で
形成される。従ってたとえ同レベルのり゛イオード電流
が第１Ａ図と第２Ａ図の回路で流れたとしても、基板の
他の部分に行きつくキャリア数は第２ Ｂ ｍｌの場合
の方が少ない。以下この夕ゞイオードＤもトランジスタ
Ｑの一音１へであるとして解析する。
然的に′「坏土ダイオードを形成している。トランジス
タ作用にｂ）係しない寄生ダイオードを仮にＤとすると
、Ｐ＋領域１４ 、１４’と対面している部分はトラン
ジスタとして働くのでダイオードＤの主たるド；３分は
Ｐ″領域１３と基板下面とにはさま、！１でいる部分で
形成される。従ってたとえ同レベルのり゛イオード電流
が第１Ａ図と第２Ａ図の回路で流れたとしても、基板の
他の部分に行きつくキャリア数は第２ Ｂ ｍｌの場合
の方が少ない。以下この夕ゞイオードＤもトランジスタ
Ｑの一音１へであるとして解析する。
介入カパツド１に基板１１に対してｌ１ｌｉｊバイアス
となる電圧が印加されたとすると、エミッタ・ペース間
が順バイアスされて順電流工、がＰＮＰ ）ランジスタ
Ｑのエミッタに流れる。Ｐ＋領域１３゜１４、Ｎ−領域
１１．１２で形成するＰＮＰ ）ランジスタの電流増幅
率をβとすると β・より−ＩＯ、工Ｅ ＝ ■Ｂ＋稲 、°、■お−禄／（１＋β〕 となる。但し工お＋ ■ｏはベース′社流、コレクタ電
流である。稲従ってＰ＋領域１３から基板への注入電流
はＰ＋領域１３からの全注入′也流禄の１／（１＋β〕
倍となる。β＝６０とすると、第１Ａ。
となる電圧が印加されたとすると、エミッタ・ペース間
が順バイアスされて順電流工、がＰＮＰ ）ランジスタ
Ｑのエミッタに流れる。Ｐ＋領域１３゜１４、Ｎ−領域
１１．１２で形成するＰＮＰ ）ランジスタの電流増幅
率をβとすると β・より−ＩＯ、工Ｅ ＝ ■Ｂ＋稲 、°、■お−禄／（１＋β〕 となる。但し工お＋ ■ｏはベース′社流、コレクタ電
流である。稲従ってＰ＋領域１３から基板への注入電流
はＰ＋領域１３からの全注入′也流禄の１／（１＋β〕
倍となる。β＝６０とすると、第１Ａ。
１Ｂ図の場合と較べ基板′４流は約１／ろ０になる。
従って■Ｃ基板の他の部分へ流れるキャリアのｈｌもき
わめて小さくなり、工Ｃ動作への悪影響を大「［］に軽
減することができる。別の−旨い方なすれば全注入電流
工８の大部分秘−工、β／（１＋β）をトランジスタＱ
のコレクタを介して一■ＤＤの電源ラインに吸収させる
ことができる。上述のようにｐ１ｖｐトランジスタＱの
ベース電流■おは第１Ａ図のダイオード′ｍ流工おより
局所化できるので工Ｃ基板の他の部分に与える影響はざ
らに小さくできる。
わめて小さくなり、工Ｃ動作への悪影響を大「［］に軽
減することができる。別の−旨い方なすれば全注入電流
工８の大部分秘−工、β／（１＋β）をトランジスタＱ
のコレクタを介して一■ＤＤの電源ラインに吸収させる
ことができる。上述のようにｐ１ｖｐトランジスタＱの
ベース電流■おは第１Ａ図のダイオード′ｍ流工おより
局所化できるので工Ｃ基板の他の部分に与える影響はざ
らに小さくできる。
上述したラテラルＰＮＰ構造は同一基板上のＰチャンネ
ルＭＯ３）ランジスタのソースないしドレイン１５，１
６．１７を形成する拡散工程で同時に作ることができる
。従って製造プロセス上も特別なマスクや工程を必要と
せず製造コストを上げることなく笑施できる。
ルＭＯ３）ランジスタのソースないしドレイン１５，１
６．１７を形成する拡散工程で同時に作ることができる
。従って製造プロセス上も特別なマスクや工程を必要と
せず製造コストを上げることなく笑施できる。
なお、第２Ｂ図のメモリ素子はドレイン拡散自明であろ
う。ダイナミック動作をする素子特にｉＶｌ○Ｓキャパ
シタに電荷を蓄積してダ（ナミック動作をする素子は少
数キャリアの流入で誤動作をし易いので、上述したよう
な基板電流の減少が有効てあＺ）。ＰＭＯｓ 工（！て
ａｓ５ ”Ｂしたが１’Ｊｈ４０Ｓ 工０ ％ＣＭＯ３
工Ｃ等でも同様の効果がある。基板の導電型に従って４
′社型を夏えることは自明であろう。
う。ダイナミック動作をする素子特にｉＶｌ○Ｓキャパ
シタに電荷を蓄積してダ（ナミック動作をする素子は少
数キャリアの流入で誤動作をし易いので、上述したよう
な基板電流の減少が有効てあＺ）。ＰＭＯｓ 工（！て
ａｓ５ ”Ｂしたが１’Ｊｈ４０Ｓ 工０ ％ＣＭＯ３
工Ｃ等でも同様の効果がある。基板の導電型に従って４
′社型を夏えることは自明であろう。
入力端子のみについて述べたが外部と接続されるすべて
の入出力茄子に適用できることも自明であろう。
の入出力茄子に適用できることも自明であろう。
工Ｃ基板の他の部分に与える影響をさらに減少させるこ
とのできる実施例を第６図に示す。入力バッド１に接続
されエミッタとなるＰ＋領域１３を囲んで電源ライン（
”■ＤＤ）に接続されたコレクタ領域となるＰ＋領域１
４、さらにその外側を囲んでガードリングとなるＮ＋領
域２０が配置されている。Ｒ４−領域２０は接地ライン
（Ｖ８８）に金属′電極で短絡されている。トランジス
タ部分から外へ拡散しようとするベース電流よりを局所
化し、工Ｃ基板内に広く拡散する前にＮ＋領域２０を介
して接地ライン■ＳＳに吸収することができる。このよ
うにすればより効果的な保ｉが行なえる。
とのできる実施例を第６図に示す。入力バッド１に接続
されエミッタとなるＰ＋領域１３を囲んで電源ライン（
”■ＤＤ）に接続されたコレクタ領域となるＰ＋領域１
４、さらにその外側を囲んでガードリングとなるＮ＋領
域２０が配置されている。Ｒ４−領域２０は接地ライン
（Ｖ８８）に金属′電極で短絡されている。トランジス
タ部分から外へ拡散しようとするベース電流よりを局所
化し、工Ｃ基板内に広く拡散する前にＮ＋領域２０を介
して接地ライン■ＳＳに吸収することができる。このよ
うにすればより効果的な保ｉが行なえる。
以上述べたように本発明によれは以下の利点を得ること
ができる。
ができる。
（１）外部保証回路（外部部品点数〕をなくずδことが
出来るのでコスト、回路基盤の小型化等の面で改善出来
る。
出来るのでコスト、回路基盤の小型化等の面で改善出来
る。
（２）従来の仕様より広範囲な入出力のスイング巾、牙
−パードライブないしオーバーシュートを保証出来る。
−パードライブないしオーバーシュートを保証出来る。
従って、より変化に富んだ利用が可能になるなどの利点
が大きい。
が大きい。
（：３） ポンディングパッド周辺の不使用面積を利
用してレイアウト出来るので工Ｃのバー寸法が増大する
等の問題はない。
用してレイアウト出来るので工Ｃのバー寸法が増大する
等の問題はない。
（４）製造プロセス的にはＭＯＳ ）ランジスタのソー
ス・ドレインと同時にラテラルバイポーラトランジスタ
を形成出来るので特別なマスクや製造工稈を必要としな
い。
ス・ドレインと同時にラテラルバイポーラトランジスタ
を形成出来るので特別なマスクや製造工稈を必要としな
い。
実ｈｉ例を説明するための集積回路Ｑ」部分回路図と部
分断面ｌ：／（、第３図１は他の実施例を説明するだめ
の部分’ｉａｆｍｊ図である。
分断面ｌ：／（、第３図１は他の実施例を説明するだめ
の部分’ｉａｆｍｊ図である。
省」号の説ｉＬ１」
Ｒ、Ｒ１、Ｒ２・ＪＪ抗、Ｍ １ 、 Ｍ ２ ・−ｉ
ｌ、４０３ トランジスタ、Ｃ２・・・ｌφＯＳキャパ
シタ、Ｑ・バイポーラトランジスタ、Ｄ・・ダイオード
、 １．８．９・・・パッド、１１．１２・・基板、１３．
１４．１４’、１５，１６，１７．２０・・・拡＠領域
。
ｌ、４０３ トランジスタ、Ｃ２・・・ｌφＯＳキャパ
シタ、Ｑ・バイポーラトランジスタ、Ｄ・・ダイオード
、 １．８．９・・・パッド、１１．１２・・基板、１３．
１４．１４’、１５，１６，１７．２０・・・拡＠領域
。
代理人 浅 村 皓
外４名
Claims (1)
- 【特許請求の範囲】 （１）多数の導電体−絶縁物一半導体構造を有する半導
体集積回路であって、接地された第１導電型の高抵抗率
半導体基板と、基板内に形成され、第１導電型と逆の第
２導電型を有する第１の低抵抗率半導体領域であって基
板との間のｐｎ接合を逆バイアスする極性の電圧が印加
される第１領域と、基板内で第１領域に近接して形成さ
れた第２導屯型を有する第２の低比抵抗率半導体領域で
あって変化する入力端子を受ける入力パッドに）ノ、：
続された第２領域とを有する半導体集積回路。 （２、特許請求の範囲第１項記載の半導体集積回路であ
って、前記第１領域第２領域間の距離は、ｈＬ板内の少
数キャリアの拡散長の６倍以内である半導体集積回路。 （３）特許請求の範囲第１項記載の半醇体集積Ｉ！ＪＪ
路であって、前記第１領域は前記第２領域を囲んで配置
された半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23099082A JPS59123256A (ja) | 1982-12-28 | 1982-12-28 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23099082A JPS59123256A (ja) | 1982-12-28 | 1982-12-28 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59123256A true JPS59123256A (ja) | 1984-07-17 |
| JPH059943B2 JPH059943B2 (ja) | 1993-02-08 |
Family
ID=16916501
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23099082A Granted JPS59123256A (ja) | 1982-12-28 | 1982-12-28 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59123256A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61102765A (ja) * | 1984-10-26 | 1986-05-21 | Matsushita Electronics Corp | 半導体集積回路装置 |
| JPS61237472A (ja) * | 1985-04-15 | 1986-10-22 | Nec Corp | 半導体装置 |
| EP0903828A1 (en) * | 1997-09-23 | 1999-03-24 | STMicroelectronics S.r.l. | Improved device for the protection of an integrated circuit against electrostatic discharges |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5068483A (ja) * | 1973-10-19 | 1975-06-07 |
-
1982
- 1982-12-28 JP JP23099082A patent/JPS59123256A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5068483A (ja) * | 1973-10-19 | 1975-06-07 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61102765A (ja) * | 1984-10-26 | 1986-05-21 | Matsushita Electronics Corp | 半導体集積回路装置 |
| JPS61237472A (ja) * | 1985-04-15 | 1986-10-22 | Nec Corp | 半導体装置 |
| JPH0518466B2 (ja) * | 1985-04-15 | 1993-03-12 | Nippon Electric Co | |
| EP0903828A1 (en) * | 1997-09-23 | 1999-03-24 | STMicroelectronics S.r.l. | Improved device for the protection of an integrated circuit against electrostatic discharges |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH059943B2 (ja) | 1993-02-08 |
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