JP2525142B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- 239000004065 semiconductor Substances 0.000 title claims description 24
- 238000009792 diffusion process Methods 0.000 claims description 33
- 239000000758 substrate Substances 0.000 claims description 12
- 230000000295 complement effect Effects 0.000 claims description 2
- 230000003071 parasitic effect Effects 0.000 description 13
- 238000010586 diagram Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 230000002265 prevention Effects 0.000 description 2
- 239000000969 carrier Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0921—Means for preventing a bipolar, e.g. thyristor, action between the different transistor regions, e.g. Latchup prevention
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマイクロコンピユータ等、ランダムロジツク
により構成された半導体集積回路のラツチアツプ防止構
造に関する。
により構成された半導体集積回路のラツチアツプ防止構
造に関する。
本発明はマイクロコンピユータ等ランダムロジツクに
より構成された半導体集積回路において、出力端子側に
Ｐ−ウエルを配置し、その境界に電源に接続されたP+拡
散を配することにより、ラツチアツプの防止を行なつた
ものである。
より構成された半導体集積回路において、出力端子側に
Ｐ−ウエルを配置し、その境界に電源に接続されたP+拡
散を配することにより、ラツチアツプの防止を行なつた
ものである。
ラツチアツプはCMOS特有の現象で、第３図の出力端子
１に電源電圧VDDより高い電圧が印加または電流が注入
されると、出力端子１→P+拡散２→Ｎ−バルク３→N+拡
散４→VDD端子の径路を電流（寄生トランジスタTL1のベ
ース電流）が流れ、これによりTL1が能動となり、その
コレクタ電流が出力端子１→P+拡散２→Ｎ−バルク３→
Ｐ−ウエル５→P+拡散６→VSS端子へと流れる。
１に電源電圧VDDより高い電圧が印加または電流が注入
されると、出力端子１→P+拡散２→Ｎ−バルク３→N+拡
散４→VDD端子の径路を電流（寄生トランジスタTL1のベ
ース電流）が流れ、これによりTL1が能動となり、その
コレクタ電流が出力端子１→P+拡散２→Ｎ−バルク３→
Ｐ−ウエル５→P+拡散６→VSS端子へと流れる。
このコレクタ電流により寄生トランジスタTV1のベー
ス電位が上昇し、寄生トランジスタTV1が能動となり、
そのコレクタ電流により寄生トランジスタTL2のベース
電位が降下し能動となる。
ス電位が上昇し、寄生トランジスタTV1が能動となり、
そのコレクタ電流により寄生トランジスタTL2のベース
電位が降下し能動となる。
寄生トランジスタTL2,TV1のコレクタ電流は互いのベ
ース電流を供給し合うことになり、出力端子１の過大電
圧または注入電流がなくなつてもVDD−VSS間の電流は流
れ続ける。
ース電流を供給し合うことになり、出力端子１の過大電
圧または注入電流がなくなつてもVDD−VSS間の電流は流
れ続ける。
従来CMOS集積回路のラツチアツプ防止策として第２図
に示すように、Ｐ−ウエルと出力トランジスタとの距離
をとるために、内部ロジツク部のＰチヤンネル領域を出
力トランジスタ側に配置する構造になつていた。つまり
第３図における寄生トランジスタTL1のベース領域であ
るＮ−バルクの距離を大きくとることにより、P+拡散２
とＮ−バルク界面から注入される少数キヤリアである正
孔が、ベース領域で電子と再結合しベース電流としてV
DD端子へ流れる構造になつていた。
に示すように、Ｐ−ウエルと出力トランジスタとの距離
をとるために、内部ロジツク部のＰチヤンネル領域を出
力トランジスタ側に配置する構造になつていた。つまり
第３図における寄生トランジスタTL1のベース領域であ
るＮ−バルクの距離を大きくとることにより、P+拡散２
とＮ−バルク界面から注入される少数キヤリアである正
孔が、ベース領域で電子と再結合しベース電流としてV
DD端子へ流れる構造になつていた。
しかし、前述の従来技術では、ベース領域で再結合す
る正孔は僅であり、かなりの量がコレクタ電流としてＰ
−ウエルに流入してしまう。また内部ロジツク部ではＰ
チヤンネルとＮチヤンネルを結ぶ配線が多く、Ｐチヤン
ネル・Ｎチヤンネル間にＰ−ウエルに電位を与えるP+拡
散を効果的に配置することが困難であり、寄生トランジ
スタTL1のコレクタ電流によりたやすく寄生トランジス
タTV1のベース電位が上昇し、寄生トランジスタTV1は能
動になる。そこで従来は内部ロジツクと出力端子との距
離を十分にとり再結合によるベース電流を増大させてい
たが、半導体集積回路が不当に大きいものになり、しか
もラツチアツプ耐量もさほど強くないという問題点を有
する。
る正孔は僅であり、かなりの量がコレクタ電流としてＰ
−ウエルに流入してしまう。また内部ロジツク部ではＰ
チヤンネルとＮチヤンネルを結ぶ配線が多く、Ｐチヤン
ネル・Ｎチヤンネル間にＰ−ウエルに電位を与えるP+拡
散を効果的に配置することが困難であり、寄生トランジ
スタTL1のコレクタ電流によりたやすく寄生トランジス
タTV1のベース電位が上昇し、寄生トランジスタTV1は能
動になる。そこで従来は内部ロジツクと出力端子との距
離を十分にとり再結合によるベース電流を増大させてい
たが、半導体集積回路が不当に大きいものになり、しか
もラツチアツプ耐量もさほど強くないという問題点を有
する。
そこで本発明はこのような問題点を解決するもので、
その目的とするところは、高集積化を可能としラッチア
ップ耐量を向上することが可能な半導体集積回路の構造
を提供するところにある。
その目的とするところは、高集積化を可能としラッチア
ップ耐量を向上することが可能な半導体集積回路の構造
を提供するところにある。
〔問題点を解決するための手段〕 本発明の半導体集積回路は、 相補型トランジスタを有する半導体集積回路におい
て、 第１導電型の半導体基板に形成され、ソース及びドレ
インとなる第２導電型の第１の拡散層を有する外部出力
トランジスタと、 前記外部出力トランジスタに近接した第２導電型のウ
ェルと、 前記近接したウェル中に形成され、内部ロジックを構
成する第１のトランジスタのソース及びドレインとなる
第１導電型の第２の拡散層と、 第１の電源線に接続された第２導電型の第３の拡散層
と、 前記半導体基板中であって、前記外部出力トランジス
タに対して前記内部ロジックの方向とは逆の位置に形成
され、かつ第２の電源線に接続された第１導電型の第４
の拡散層とを有し、 前記内部ロジック内の前記近接したウェルの端部表面
には前記第３の拡散層を配置せずに前記半導体基板と前
記近接したウェルとで該半導体基板表面及び該ウェル表
面の境界をなし、 前記内部ロジックと前記外部出力トランジスタとの間
では、前記半導体基板表面と前記近接したウェルの表面
とにまたがって形成された前記第３の拡散層が配置され
てなることを特徴とする。
て、 第１導電型の半導体基板に形成され、ソース及びドレ
インとなる第２導電型の第１の拡散層を有する外部出力
トランジスタと、 前記外部出力トランジスタに近接した第２導電型のウ
ェルと、 前記近接したウェル中に形成され、内部ロジックを構
成する第１のトランジスタのソース及びドレインとなる
第１導電型の第２の拡散層と、 第１の電源線に接続された第２導電型の第３の拡散層
と、 前記半導体基板中であって、前記外部出力トランジス
タに対して前記内部ロジックの方向とは逆の位置に形成
され、かつ第２の電源線に接続された第１導電型の第４
の拡散層とを有し、 前記内部ロジック内の前記近接したウェルの端部表面
には前記第３の拡散層を配置せずに前記半導体基板と前
記近接したウェルとで該半導体基板表面及び該ウェル表
面の境界をなし、 前記内部ロジックと前記外部出力トランジスタとの間
では、前記半導体基板表面と前記近接したウェルの表面
とにまたがって形成された前記第３の拡散層が配置され
てなることを特徴とする。
本発明の上記の構成によれば、出力端子から注入され
る電流を有効にVSS端子へ流すことができ寄生トランジ
スタのベース電位の上昇を防ぎラツチアツプ耐量の向上
が可能となる。
る電流を有効にVSS端子へ流すことができ寄生トランジ
スタのベース電位の上昇を防ぎラツチアツプ耐量の向上
が可能となる。
第１図は本発明の一実施例であり、出力端子１側に内
部ロジツク７のＰ−ウエル５が配置され、その端部はV
SS端子に接続されたP+拡散６が多数置かれ、Ｐ−ウエル
と電源とのコンタクトをとつている。第４図において、
出力端子１に電源電圧VDDより高い電圧が印加または電
流が注入されると、出力端子１→P+拡散２→Ｎ−バルク
３→N+拡散４→VDD端子へと寄生トランジスタTL1のベー
ス電流が流れる。これにより寄生トランジスタTL1は能
動状態となり、コレクタ電流が出力端子１→P+拡散２→
Ｎ−バルク３→Ｐ−ウエル５→P+拡散６→VSS端子へと
流れる。この際Ｐ−ウエル５へ流れるコレクタ電流はP+
拡散６にすみやかに吸収されるため、寄生トランジスタ
TV1のベース電位は上昇しにくく、ラツチアツプが起こ
りにくくなる。
部ロジツク７のＰ−ウエル５が配置され、その端部はV
SS端子に接続されたP+拡散６が多数置かれ、Ｐ−ウエル
と電源とのコンタクトをとつている。第４図において、
出力端子１に電源電圧VDDより高い電圧が印加または電
流が注入されると、出力端子１→P+拡散２→Ｎ−バルク
３→N+拡散４→VDD端子へと寄生トランジスタTL1のベー
ス電流が流れる。これにより寄生トランジスタTL1は能
動状態となり、コレクタ電流が出力端子１→P+拡散２→
Ｎ−バルク３→Ｐ−ウエル５→P+拡散６→VSS端子へと
流れる。この際Ｐ−ウエル５へ流れるコレクタ電流はP+
拡散６にすみやかに吸収されるため、寄生トランジスタ
TV1のベース電位は上昇しにくく、ラツチアツプが起こ
りにくくなる。
以上述べたように、本発明によれば、Ｎ＋拡散層４が
外部出力トランジスタと該トランジスタに近接したウェ
ルとの間に存在せず、半導体基板表面と前記近接したウ
ェル表面とにまたがるＰ＋拡散層６が、前記内部ロジッ
ク内の該近接したウェルの端部には形成されず、内部ロ
ジックと前記第２のトランジスタとの間では半導体基板
表面と該近接したウェル表面とにまたがって形成されて
なるため、Ｐ＋拡散層６がラッチアップ耐量を向上させ
るだけでなく、外部出力トランジスタのドレインを近接
させることができる。また、内部ロジック内での半導体
基板と前記近接したウェルとの境界には余分な領域を要
しないため、外部出力トランジスタとＰ＋拡散層６との
間のみならず内部ロジック内での高集積化も可能とな
る。
外部出力トランジスタと該トランジスタに近接したウェ
ルとの間に存在せず、半導体基板表面と前記近接したウ
ェル表面とにまたがるＰ＋拡散層６が、前記内部ロジッ
ク内の該近接したウェルの端部には形成されず、内部ロ
ジックと前記第２のトランジスタとの間では半導体基板
表面と該近接したウェル表面とにまたがって形成されて
なるため、Ｐ＋拡散層６がラッチアップ耐量を向上させ
るだけでなく、外部出力トランジスタのドレインを近接
させることができる。また、内部ロジック内での半導体
基板と前記近接したウェルとの境界には余分な領域を要
しないため、外部出力トランジスタとＰ＋拡散層６との
間のみならず内部ロジック内での高集積化も可能とな
る。
第１図は本発明の半導体集積回路の一実施例を示す構成
図。 第２図は従来の半導体集積回路の構成図。 第３図は従来の半導体集積回路の断面の簡略図。 第４図は本発明の半導体集積回路の断面の簡略図。 １……出力端子 ２……P+拡散 ３……Ｎ−バルク ４……N+拡散 ５……Ｐ−ウエル ６……P+拡散 ７……内部ロジツク ８……ゲート
図。 第２図は従来の半導体集積回路の構成図。 第３図は従来の半導体集積回路の断面の簡略図。 第４図は本発明の半導体集積回路の断面の簡略図。 １……出力端子 ２……P+拡散 ３……Ｎ−バルク ４……N+拡散 ５……Ｐ−ウエル ６……P+拡散 ７……内部ロジツク ８……ゲート
Claims (1)
- 【請求項１】相補型トランジスタを有する半導体集積回
路において、 第１導電型の半導体基板に形成され、ソース及びドレイ
ンとなる第２導電型の第１の拡散層を有する外部出力ト
ランジスタと、 前記外部出力トランジスタに近接した第２導電型のウェ
ルと、 前記近接したウェル中に形成され、内部ロジックを構成
する第１のトランジスタのソース及びドレインとなる第
１導電型の第２の拡散層と、 第１の電源線に接続された第２導電型の第３の拡散層
と、 前記半導体基板中であって、前記外部出力トランジスタ
に対して前記内部ロジックの方向とは逆の位置に形成さ
れ、かつ第２の電源線に接続された第１導電型の第４の
拡散層とを有し、 前記内部ロジック内の前記近接したウェルの端部表面に
は前記第３の拡散層を配置せずに前記半導体基板と前記
近接したウェルとで該半導体基板表面及び該ウェル表面
の境界をなし、 前記内部ロジックと前記外部出力トランジスタとの間で
は、前記半導体基板表面と前記近接したウェルの表面と
にまたがって形成された前記第３の拡散層が配置されて
なることを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60211611A JP2525142B2 (ja) | 1985-09-25 | 1985-09-25 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60211611A JP2525142B2 (ja) | 1985-09-25 | 1985-09-25 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6272157A JPS6272157A (ja) | 1987-04-02 |
| JP2525142B2 true JP2525142B2 (ja) | 1996-08-14 |
Family
ID=16608625
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60211611A Expired - Lifetime JP2525142B2 (ja) | 1985-09-25 | 1985-09-25 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2525142B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5886759A (ja) * | 1981-11-19 | 1983-05-24 | Oki Electric Ind Co Ltd | Ｃｍｏｓｉｃ用保護回路 |
| JPS58192363A (ja) * | 1982-05-06 | 1983-11-09 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JPH073863B2 (ja) * | 1983-12-08 | 1995-01-18 | 株式会社東芝 | 半導体集積回路 |
-
1985
- 1985-09-25 JP JP60211611A patent/JP2525142B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6272157A (ja) | 1987-04-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |