JPS6272157A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPS6272157A JPS6272157A JP60211611A JP21161185A JPS6272157A JP S6272157 A JPS6272157 A JP S6272157A JP 60211611 A JP60211611 A JP 60211611A JP 21161185 A JP21161185 A JP 21161185A JP S6272157 A JPS6272157 A JP S6272157A
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- terminal
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- 238000009792 diffusion process Methods 0.000 claims abstract description 15
- 230000000295 complement effect Effects 0.000 claims 1
- 229910044991 metal oxide Inorganic materials 0.000 claims 1
- 150000004706 metal oxides Chemical class 0.000 claims 1
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- 238000000034 method Methods 0.000 abstract 2
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- 238000010586 diagram Methods 0.000 description 3
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0921—Means for preventing a bipolar, e.g. thyristor, action between the different transistor regions, e.g. Latchup prevention
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマイクロコンピュータ思、ランダムロジックに
より構成された半導体集積回路のランチアップ防止構造
に関する・ 〔発明の概要〕 本発明はマイクロコンピュータ等ランダムロジックによ
り構成された半導体集積回路において、出力端子側ＫＰ
−ウェルを配置ｄｔ Ｌ、その境界に電源に接続された
Ｐ＋拡散を配することにより、ラッチアップの防止を行
なったものである。
より構成された半導体集積回路のランチアップ防止構造
に関する・ 〔発明の概要〕 本発明はマイクロコンピュータ等ランダムロジックによ
り構成された半導体集積回路において、出力端子側ＫＰ
−ウェルを配置ｄｔ Ｌ、その境界に電源に接続された
Ｐ＋拡散を配することにより、ラッチアップの防止を行
なったものである。
〔従来の４支術〕
ラッチアップは０ＭＯ８特有の現象で、第５図の出力端
子１に１ｉ源電圧ＶＤＤより昼い′違圧が印加°または
′電流が注入されると、出力端子１−Ｐ＋拡散２−１１
Ｎ −／＜ ／Ｌ＃り５−Ｎ＋拡散４−＋ＶＤＤｉ子
の径路を１ｔ）ｔｕ（寄生トランジスＪＴＬ、のベース
１流）が流れ、これによりＴＬ、が能動となり、そのコ
レクタ１を流が出力端子＋−ｐ＋拡散２−Ｎ−バルク５
−’Ｐ−ウェルｓ−ｐ＋拡散６→Ｖｓｓ端子へと流れる
。
子１に１ｉ源電圧ＶＤＤより昼い′違圧が印加°または
′電流が注入されると、出力端子１−Ｐ＋拡散２−１１
Ｎ −／＜ ／Ｌ＃り５−Ｎ＋拡散４−＋ＶＤＤｉ子
の径路を１ｔ）ｔｕ（寄生トランジスＪＴＬ、のベース
１流）が流れ、これによりＴＬ、が能動となり、そのコ
レクタ１を流が出力端子＋−ｐ＋拡散２−Ｎ−バルク５
−’Ｐ−ウェルｓ−ｐ＋拡散６→Ｖｓｓ端子へと流れる
。
このコレクタ′ＪＬｆＬにより寄生トランジスタＴＶ。
のベース電位が上昇し、寄生トランジスタ″ｒＶ、が能
動となシ、そのコレクタ電流により寄生トランジスタＴ
Ｌ、のベース電位が降下し能動となる。
動となシ、そのコレクタ電流により寄生トランジスタＴ
Ｌ、のベース電位が降下し能動となる。
寄生トランジス； ’ｌ’Ｌ、 、 ＴＶ、 のコレク
タ電流は互いのペース１丸を供給し合うことになり、出
力端子１の過大電圧または注入を流がなくなってもＶＤ
Ｄ −ｖｓｓ間の電流は流れ成ける。
タ電流は互いのペース１丸を供給し合うことになり、出
力端子１の過大電圧または注入を流がなくなってもＶＤ
Ｄ −ｖｓｓ間の電流は流れ成ける。
従来ＣＭＯ８集積回路のう・ｌチアツブ防止策として第
２図に示すように、Ｐ−ウェルと出力トラ７ジスタとの
距離をとるだめに、内部ロジ・ツク部のＰチャンネル領
域を出力トランジスタ側に配置する１漬に、２つていた
。つ−まり第５図における寄生トランジスタＴＬ、のベ
ース′ａ域であるＮ−バルクの距離を犬さくとることに
より、Ｐ＋拡散２とＮ−バルク界面から注入される少Ｊ
ｘ！１−ｘ−ヤリアである正孔が、ベース“頭載で電子
と再結合しベース電流とじてＶＤＤ端子へ流れる構造に
なっていた。
２図に示すように、Ｐ−ウェルと出力トラ７ジスタとの
距離をとるだめに、内部ロジ・ツク部のＰチャンネル領
域を出力トランジスタ側に配置する１漬に、２つていた
。つ−まり第５図における寄生トランジスタＴＬ、のベ
ース′ａ域であるＮ−バルクの距離を犬さくとることに
より、Ｐ＋拡散２とＮ−バルク界面から注入される少Ｊ
ｘ！１−ｘ−ヤリアである正孔が、ベース“頭載で電子
と再結合しベース電流とじてＶＤＤ端子へ流れる構造に
なっていた。
〔発明が解決しようとする問題点及び目的〕しかし、前
述の従来技術では、ペース′項域で再結合する正孔は消
であり、かなりの峻がコレクタ電流としてＰ−ウェルに
流入してしまう。また内部ロジック部ではＰ千ヤノネル
とＮチャンネルを結ぶ配、智が多く、Ｐチャンネル・Ｎ
チャンネル間にＰ−ウェルに電位を与えるＰ１拡散を効
果的に配！ｄすることがｍ雄であり、寄生トランジスタ
ＴＬ、のコレクＪｉｌ流によりたやすく寄生トランジス
タＴｖｌのベース１位が上昇し、寄生トランジスタＴｖ
、はｉ巳ｍｖこなる。そこで従来は内部ロジックと出力
端子との距離°を十分にとり再結合によるベース電流を
増大させていたが、半導体集積回路が不当に大きいもの
になり、しかもラッチ了ツブ耐艙もさほど強く々いとい
う間４点を有する。
述の従来技術では、ペース′項域で再結合する正孔は消
であり、かなりの峻がコレクタ電流としてＰ−ウェルに
流入してしまう。また内部ロジック部ではＰ千ヤノネル
とＮチャンネルを結ぶ配、智が多く、Ｐチャンネル・Ｎ
チャンネル間にＰ−ウェルに電位を与えるＰ１拡散を効
果的に配！ｄすることがｍ雄であり、寄生トランジスタ
ＴＬ、のコレクＪｉｌ流によりたやすく寄生トランジス
タＴｖｌのベース１位が上昇し、寄生トランジスタＴｖ
、はｉ巳ｍｖこなる。そこで従来は内部ロジックと出力
端子との距離°を十分にとり再結合によるベース電流を
増大させていたが、半導体集積回路が不当に大きいもの
になり、しかもラッチ了ツブ耐艙もさほど強く々いとい
う間４点を有する。
そこで本発明はこのような問題点を解決するもので、そ
の目的とするところは、少ない面積で効果的なラッチア
ンプ対策が可能な半導体集積回路の構造を提供するとこ
ろにある。
の目的とするところは、少ない面積で効果的なラッチア
ンプ対策が可能な半導体集積回路の構造を提供するとこ
ろにある。
本発明の半導体果槓１回路は、相浦型金蛎酸ｆヒ物半導
体において、内部ロジツクのＰ−ウェルを出力病子側に
配置し前記Ｐ−ウェルの端部にｔ＠に接続さルたＰ＋拡
散を配置することにより、う７チ了ツブの防止を行なう
ことを時機とする。
体において、内部ロジツクのＰ−ウェルを出力病子側に
配置し前記Ｐ−ウェルの端部にｔ＠に接続さルたＰ＋拡
散を配置することにより、う７チ了ツブの防止を行なう
ことを時機とする。
本発明の上記の構成によれば、出力端子から注入される
電流を有効にＶｓｓ端子へ流すことができ寄生トランジ
スタのベース電位の上４を功ぎラッチ了ツブ耐オの同上
がｏＪ馳となる。
電流を有効にＶｓｓ端子へ流すことができ寄生トランジ
スタのベース電位の上４を功ぎラッチ了ツブ耐オの同上
がｏＪ馳となる。
〔実＠１ｆす〕
囁１１図は本発明の一実施例であり、出力端子−側に内
部ロジック７のＰ−ウェル５が配置され、その端部はＶ
ｏｓ端子に接続されたＰ＋拡散６が多数胃かれ、Ｐ−ウ
ェルと電源とのコンタクトをとっている。第４図Ｉにお
いて、出力端子１に或源電千ＶＤＤより昼い電圧が印別
または１！流が注入されると、出力端子＋−ｐ＋拡散２
−Ｎ−バルク５−Ｎ＋拡故４→ｖｐｎ瑞子へと寄生トラ
ンジスタＴＬ。
部ロジック７のＰ−ウェル５が配置され、その端部はＶ
ｏｓ端子に接続されたＰ＋拡散６が多数胃かれ、Ｐ−ウ
ェルと電源とのコンタクトをとっている。第４図Ｉにお
いて、出力端子１に或源電千ＶＤＤより昼い電圧が印別
または１！流が注入されると、出力端子＋−ｐ＋拡散２
−Ｎ−バルク５−Ｎ＋拡故４→ｖｐｎ瑞子へと寄生トラ
ンジスタＴＬ。
のベース電流が流れる。これにより寄生トランジスタＴ
Ｌ、は能幼状広となり、コレクタ７１が出力端子１→Ｐ
” 植成２→Ｎ −バルク５→Ｐ−ウェル５−Ｐ＋拡
散６→ＶＳｅ端子へと流れる。このｇｐ−ウェル５へ流
れるコンフタ電流はＰ＋拡散６にすみやかに吸収される
ため、寄生トランジスタＴＶ、のベース電位は上昇しに
くく、ランチアップが起こりにくくなる。
Ｌ、は能幼状広となり、コレクタ７１が出力端子１→Ｐ
” 植成２→Ｎ −バルク５→Ｐ−ウェル５−Ｐ＋拡
散６→ＶＳｅ端子へと流れる。このｇｐ−ウェル５へ流
れるコンフタ電流はＰ＋拡散６にすみやかに吸収される
ため、寄生トランジスタＴＶ、のベース電位は上昇しに
くく、ランチアップが起こりにくくなる。
以上述べたように本発明によれば寄生トランジ゛スタＴ
Ｖ、のベース・電位の上昇を有効にＩ！ｐえることがで
きラッチアンプ対策としては効果的であり、しかも面積
の増大もほとんどなくすことができる。
Ｖ、のベース・電位の上昇を有効にＩ！ｐえることがで
きラッチアンプ対策としては効果的であり、しかも面積
の増大もほとんどなくすことができる。
第１図は本発明の半導体集積回路の一実施例を示すｗＦ
Ｍ、図。 第２：図は従来の半導体集積回路の嘴成図。 第５図は従来の半導体集積回路の断面の簡略図。 第４図は本発明の半導体果横ｉω路の断面の、覇略図。 １・・・出力端子 ２・・・Ｐ＋拡散 ５・・・Ｎ−バルク ４・・・Ｎ＋拡散 ５・・・Ｐ−ウェル ６・・・Ｐ＋拡散 ７・・・内部ロジック ８・・・ゲート ＵイＡ二蓼し、（いピン乙□ｉ、ｊｓ弓へ第１図 第２図 縛した一＋４ＪＡ４ＬＡθ就つ問合つΦ６層男第３図 １藤匂０関司漏釦ふ鵡Ｉ男 第４図
Ｍ、図。 第２：図は従来の半導体集積回路の嘴成図。 第５図は従来の半導体集積回路の断面の簡略図。 第４図は本発明の半導体果横ｉω路の断面の、覇略図。 １・・・出力端子 ２・・・Ｐ＋拡散 ５・・・Ｎ−バルク ４・・・Ｎ＋拡散 ５・・・Ｐ−ウェル ６・・・Ｐ＋拡散 ７・・・内部ロジック ８・・・ゲート ＵイＡ二蓼し、（いピン乙□ｉ、ｊｓ弓へ第１図 第２図 縛した一＋４ＪＡ４ＬＡθ就つ問合つΦ６層男第３図 １藤匂０関司漏釦ふ鵡Ｉ男 第４図
Claims (1)
- 相補型金属酸化物半導体（ＣＭＯＳと称す）において、
内部ロジックのｐ−ウェルを出力端子側に配置し前記Ｐ
−ウェルの端部に電源に接続されたＰ＾＋拡散を配置す
ることにより、ラッチアップの防止を行なうことを特徴
とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60211611A JP2525142B2 (ja) | 1985-09-25 | 1985-09-25 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60211611A JP2525142B2 (ja) | 1985-09-25 | 1985-09-25 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6272157A true JPS6272157A (ja) | 1987-04-02 |
| JP2525142B2 JP2525142B2 (ja) | 1996-08-14 |
Family
ID=16608625
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60211611A Expired - Lifetime JP2525142B2 (ja) | 1985-09-25 | 1985-09-25 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2525142B2 (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5886759A (ja) * | 1981-11-19 | 1983-05-24 | Oki Electric Ind Co Ltd | Ｃｍｏｓｉｃ用保護回路 |
| JPS58192363A (ja) * | 1982-05-06 | 1983-11-09 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JPS60123042A (ja) * | 1983-12-08 | 1985-07-01 | Toshiba Corp | 半導体集積回路 |
-
1985
- 1985-09-25 JP JP60211611A patent/JP2525142B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5886759A (ja) * | 1981-11-19 | 1983-05-24 | Oki Electric Ind Co Ltd | Ｃｍｏｓｉｃ用保護回路 |
| JPS58192363A (ja) * | 1982-05-06 | 1983-11-09 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JPS60123042A (ja) * | 1983-12-08 | 1985-07-01 | Toshiba Corp | 半導体集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2525142B2 (ja) | 1996-08-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |