JPH0697374A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0697374A JPH0697374A JP4269668A JP26966892A JPH0697374A JP H0697374 A JPH0697374 A JP H0697374A JP 4269668 A JP4269668 A JP 4269668A JP 26966892 A JP26966892 A JP 26966892A JP H0697374 A JPH0697374 A JP H0697374A
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 本発明の目的は、ラッチアップ耐圧を向上す
ることにある。 【構成】 ｐチャンネル型ＭＯＳトランジスタ領域、ｎ
チャンネル型ＭＯＳトランジスタ領域、バイポーラトラ
ンジスタ領域に、ガードリング１をそれぞれ設け、それ
ら間でのラッチアップ耐圧の向上を図る。
ることにある。 【構成】 ｐチャンネル型ＭＯＳトランジスタ領域、ｎ
チャンネル型ＭＯＳトランジスタ領域、バイポーラトラ
ンジスタ領域に、ガードリング１をそれぞれ設け、それ
ら間でのラッチアップ耐圧の向上を図る。
Description
【０００１】
【産業上の利用分野】本発明は、ＢｉＣＭＯＳプロセス
を用いた半導体集積回路、さらにはそれにおけるラッチ
アップ耐圧向上、及び暗電流防止技術に関し、例えば、
ＳＲＡＭ（スタティック・ランダム・アクセス・メモ
リ）に適用して有効な技術に関するものである。
を用いた半導体集積回路、さらにはそれにおけるラッチ
アップ耐圧向上、及び暗電流防止技術に関し、例えば、
ＳＲＡＭ（スタティック・ランダム・アクセス・メモ
リ）に適用して有効な技術に関するものである。
【０００２】
【従来の技術】ＢｉＣＭＯＳプロセスはアナログ機能と
ディジタル機能を併せ持つ混載ＬＳＩ技術の一つであ
り、通常のバイポーラ工程に若干のＭＯＳ工程を付加す
ることにより、高精度のアナログ処理や大電力ドライブ
に最適なバイポーラ回路と高集積及び低消費電力化に有
利なＣＭＯＳ（相補型ＭＯＳ）回路を同一チップ上に搭
載可能にするプロセス技術である。
ディジタル機能を併せ持つ混載ＬＳＩ技術の一つであ
り、通常のバイポーラ工程に若干のＭＯＳ工程を付加す
ることにより、高精度のアナログ処理や大電力ドライブ
に最適なバイポーラ回路と高集積及び低消費電力化に有
利なＣＭＯＳ（相補型ＭＯＳ）回路を同一チップ上に搭
載可能にするプロセス技術である。
【０００３】例えば、ＢｉＣＭＯＳプロセスによって構
成されるドライブ回路（以下単にＢｉＣＭＯＳドライブ
回路とも記す）は、原理的に、負荷駆動用のバイポーラ
トランジスタを備え、入力信号に対するバイポーラトラ
ンジスタのベース駆動論理をＣＭＯＳ回路で採るように
構成される。
成されるドライブ回路（以下単にＢｉＣＭＯＳドライブ
回路とも記す）は、原理的に、負荷駆動用のバイポーラ
トランジスタを備え、入力信号に対するバイポーラトラ
ンジスタのベース駆動論理をＣＭＯＳ回路で採るように
構成される。
【０００４】尚、バイポーラトランジスタについて記載
された文献の例としては昭和５９年１１月３０日オーム
社発行の「ＬＳＩハンドブック」Ｐ５３〜Ｐ６０があ
る。
された文献の例としては昭和５９年１１月３０日オーム
社発行の「ＬＳＩハンドブック」Ｐ５３〜Ｐ６０があ
る。
【０００５】
【発明が解決しようとする課題】ところで、ＢｉＣＭＯ
ＳプロセスによるＬＳＩにおいては、電源端子と接地端
子との間に寄生ＰＮＰＮ接合が存在する。ＰＮＰＮサイ
リタ構造では、順方向降伏電圧以上の印加されるとオン
し、電源−接地間に異常電流が流れ、そのような状態が
保持される（ラッチアップ）。ラッチアップの原因は、
寄生トランジスタが順方向にバイアスされること、トラ
ンジスタの接地電流増幅率積が１以上になること、電源
の電流容量が保持電流以上であること、が考えられ、そ
れの対策として、増幅率を下げる方法と、基板抵抗を大
きくする方法が知られている。しかしながら、実際には
十分な効果が得られておらず、製品レベルでのラッチア
ップ耐圧向上が必要とされる。
ＳプロセスによるＬＳＩにおいては、電源端子と接地端
子との間に寄生ＰＮＰＮ接合が存在する。ＰＮＰＮサイ
リタ構造では、順方向降伏電圧以上の印加されるとオン
し、電源−接地間に異常電流が流れ、そのような状態が
保持される（ラッチアップ）。ラッチアップの原因は、
寄生トランジスタが順方向にバイアスされること、トラ
ンジスタの接地電流増幅率積が１以上になること、電源
の電流容量が保持電流以上であること、が考えられ、そ
れの対策として、増幅率を下げる方法と、基板抵抗を大
きくする方法が知られている。しかしながら、実際には
十分な効果が得られておらず、製品レベルでのラッチア
ップ耐圧向上が必要とされる。
【０００６】本発明の目的は、ＢｉＣＭＯＳ型半導体集
積回路におけるラッチアップ耐圧向上を図ることにあ
る。また、本発明の別の目的は、特別なプロセスを追加
すること無しに、ＢｉＣＭＯＳ型半導体集積回路におけ
るラッチアップ耐圧向上を図ることにある。
積回路におけるラッチアップ耐圧向上を図ることにあ
る。また、本発明の別の目的は、特別なプロセスを追加
すること無しに、ＢｉＣＭＯＳ型半導体集積回路におけ
るラッチアップ耐圧向上を図ることにある。
【０００７】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
【０００８】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
【０００９】すなわち、Ｐチャンネル型電界効果トラン
ジスタ領域と、Ｎチャンネル型電界効果トランジスタ領
域と、バイポーラトランジスタ領域とを含んで半導体集
積回路が構成されるとき、上記Ｐチャンネル型電界効果
トランジスタ領域、及びバイポーラトランジスタ領域の
それぞれに対応してガードリングを設ける。また、Ｐチ
ャンネル型電界効果トランジスタ領域と、Ｎチャンネル
型電界効果トランジスタ領域と、バイポーラトランジス
タ領域とを含んで半導体集積回路が構成されるとき、上
記Ｎチャンネル型電界効果トランジスタ領域、及びバイ
ポーラトランジスタ領域のそれぞれに対応してガードリ
ングを設ける。さらに、Ｐチャンネル型電界効果トラン
ジスタ領域と、Ｎチャンネル型電界効果トランジスタ領
域と、バイポーラトランジスタ領域とを含んで半導体集
積回路が構成されるとき、上記Ｐチャンネル型電界効果
トランジスタ領域の周辺部、Ｎチャンネル型電界効果ト
ランジスタ領域、及びバイポーラトランジスタ領域のそ
れぞれに対応してガードリングを設ける。
ジスタ領域と、Ｎチャンネル型電界効果トランジスタ領
域と、バイポーラトランジスタ領域とを含んで半導体集
積回路が構成されるとき、上記Ｐチャンネル型電界効果
トランジスタ領域、及びバイポーラトランジスタ領域の
それぞれに対応してガードリングを設ける。また、Ｐチ
ャンネル型電界効果トランジスタ領域と、Ｎチャンネル
型電界効果トランジスタ領域と、バイポーラトランジス
タ領域とを含んで半導体集積回路が構成されるとき、上
記Ｎチャンネル型電界効果トランジスタ領域、及びバイ
ポーラトランジスタ領域のそれぞれに対応してガードリ
ングを設ける。さらに、Ｐチャンネル型電界効果トラン
ジスタ領域と、Ｎチャンネル型電界効果トランジスタ領
域と、バイポーラトランジスタ領域とを含んで半導体集
積回路が構成されるとき、上記Ｐチャンネル型電界効果
トランジスタ領域の周辺部、Ｎチャンネル型電界効果ト
ランジスタ領域、及びバイポーラトランジスタ領域のそ
れぞれに対応してガードリングを設ける。
【００１０】さらに具体的な対応では、Ｐチャンネル型
電界効果トランジスタ領域は、Ｎ型ウェル領域の下にバ
イポーラプロセスによって形成されるＮ型埋め込み層を
有し、このとき当該Ｐチャンネル型電界効果トランジス
タ領域に対応して形成されたガードリングは、バイポー
ラプロセスによって形成されるコレクタ引出層と同一の
高濃度Ｎ型不純物領域を上記Ｎ型ウェル領域に有し、当
該不純物領域を上記Ｎ型埋め込み層に電気的に接続して
構成することができる。
電界効果トランジスタ領域は、Ｎ型ウェル領域の下にバ
イポーラプロセスによって形成されるＮ型埋め込み層を
有し、このとき当該Ｐチャンネル型電界効果トランジス
タ領域に対応して形成されたガードリングは、バイポー
ラプロセスによって形成されるコレクタ引出層と同一の
高濃度Ｎ型不純物領域を上記Ｎ型ウェル領域に有し、当
該不純物領域を上記Ｎ型埋め込み層に電気的に接続して
構成することができる。
【００１１】また、Ｎチャンネルを形成するＰ型ウェル
領域の下に高濃度Ｐ型不純物領域を形成し、Ｎチャンネ
ル型電界効果トランジスタ領域の周辺の酸化膜開口部か
らＰプラスインプラ層を介して上記Ｐ型ウェル領域及び
高濃度Ｐ型不純物領域に所望電位を印加可能に構成する
ことができる。
領域の下に高濃度Ｐ型不純物領域を形成し、Ｎチャンネ
ル型電界効果トランジスタ領域の周辺の酸化膜開口部か
らＰプラスインプラ層を介して上記Ｐ型ウェル領域及び
高濃度Ｐ型不純物領域に所望電位を印加可能に構成する
ことができる。
【００１２】そして、上記バイポーラトランジスタ領域
は、Ｎ型埋め込み層の上にバイポーラトランジスタ用の
Ｎ型ウェル領域を有し、当該バイポーラトランジスタ領
域に対応して形成されたガードリングは上記バイポーラ
トランジスタ用のＮ型ウェル領域の外側に形成したＰ型
ウェル領域に、これと電気的に接続した高濃度Ｐ型不純
物領域を備えて構成することができる。
は、Ｎ型埋め込み層の上にバイポーラトランジスタ用の
Ｎ型ウェル領域を有し、当該バイポーラトランジスタ領
域に対応して形成されたガードリングは上記バイポーラ
トランジスタ用のＮ型ウェル領域の外側に形成したＰ型
ウェル領域に、これと電気的に接続した高濃度Ｐ型不純
物領域を備えて構成することができる。
【００１３】
【作用】上記した手段によれば、Ｐチャンネル型ＭＯＳ
トランジスタ領域、Ｎチャンネル型ＭＯＳトランジス
タ、及びバイポーラトランジスタ領域に対応してガード
リングを形成することは、領域毎のシールドを形成し、
このことが、ＢｉＣＭＯＳ型半導体集積回路におけるラ
ッチアップ耐圧の向上を達成する。また、Ｐチャンネル
型電界効果トランジスタ領域において、Ｎ型ウェル領域
の下にバイポーラプロセスによって形成されるＮ型埋め
込み層を適用し、バイポーラプロセスによって形成され
るコレクタ引出層と同一の高濃度Ｎ型不純物領域をＮ型
ウェル領域に形成して、ガードリングを構成すること
は、バイポーラトランジスタのプロセスを利用すること
ができ、このことが、特別なプロセスを追加すること無
しに、ＢｉＣＭＯＳ型半導体集積回路におけるラッチア
ップ耐圧向上を達成する。
トランジスタ領域、Ｎチャンネル型ＭＯＳトランジス
タ、及びバイポーラトランジスタ領域に対応してガード
リングを形成することは、領域毎のシールドを形成し、
このことが、ＢｉＣＭＯＳ型半導体集積回路におけるラ
ッチアップ耐圧の向上を達成する。また、Ｐチャンネル
型電界効果トランジスタ領域において、Ｎ型ウェル領域
の下にバイポーラプロセスによって形成されるＮ型埋め
込み層を適用し、バイポーラプロセスによって形成され
るコレクタ引出層と同一の高濃度Ｎ型不純物領域をＮ型
ウェル領域に形成して、ガードリングを構成すること
は、バイポーラトランジスタのプロセスを利用すること
ができ、このことが、特別なプロセスを追加すること無
しに、ＢｉＣＭＯＳ型半導体集積回路におけるラッチア
ップ耐圧向上を達成する。
【００１４】
【実施例】図３（ａ）には、本発明の一実施例である半
導体集積回路に適用されるＰチャンネル型ＭＯＳトラン
ジスタ領域の平面が示され、同図（ｂ）には同図（ａ）
のＸ−Ｘ´線切断断面が示される。
導体集積回路に適用されるＰチャンネル型ＭＯＳトラン
ジスタ領域の平面が示され、同図（ｂ）には同図（ａ）
のＸ−Ｘ´線切断断面が示される。
【００１５】電界効果トランジスタの一例とされるＰチ
ャンネル型ＭＯＳトランジスタ領域は、図３（ａ）にお
いてハッチングで示されるように酸化膜開口部１を有
し、この酸化膜開口部１を介して、ラッチアップ耐圧向
上のためのガードリングＧＲが形成されている。このガ
ードリングＧＲは、特に制限されないが、バイポーラプ
ロセスによって形成されるコレクタ引出層と同一の高濃
度Ｎ型不純物領域３がＮ型ウェル領域５に形成され、さ
らに当該不純物領域３が上記Ｎ型埋め込み層４に電気的
に接続されることによって形成されている。Ｐチャンネ
ル型ＭＯＳトランジスタはＮ型ウェル領域５に形成さ
れ、その下にはＮ型埋め込み層４が形成されている。こ
のＮ型埋め込み層４は、高濃度Ｎ型シリコンなどとさ
れ、バイポーラプロセスによって形成されるコレクタ引
出層と同一のインプラである高濃度Ｎ型不純物領域３、
及びＮプラス拡散層７を介して上記ガードリングＧＲに
電気的に結合されている。上記Ｎ型ウェル領域５の上部
にはＰプラス拡散層２が形成され、このＰプラス拡散層
２にメタル配線層６が結合される。この部分が、Ｐチャ
ンネル型ＭＯＳトランジスタのドレイン電極、及びソー
ス電極とされ、その間にゲート電極が形成される。更
に、上記酸化膜開口部１は、コンタクトホールによって
メタル配線層６と電気的に結合される。この場合のメタ
ル配線層６は、高電位側電源Ｖｄｄに結合され、すなわ
ちＰチャンネル型ＭＯＳトランジスタの基板電位と等電
位とされる。このため、このＰチャンネル型ＭＯＳトラ
ンジスタ領域は、Ｎ型埋め込み層４及び高濃度Ｎ型不純
物領域３によって包囲されるとともに、それが、メタル
配線層６に電気的に結合されることによって電気的にシ
ールドされた状態とされる。
ャンネル型ＭＯＳトランジスタ領域は、図３（ａ）にお
いてハッチングで示されるように酸化膜開口部１を有
し、この酸化膜開口部１を介して、ラッチアップ耐圧向
上のためのガードリングＧＲが形成されている。このガ
ードリングＧＲは、特に制限されないが、バイポーラプ
ロセスによって形成されるコレクタ引出層と同一の高濃
度Ｎ型不純物領域３がＮ型ウェル領域５に形成され、さ
らに当該不純物領域３が上記Ｎ型埋め込み層４に電気的
に接続されることによって形成されている。Ｐチャンネ
ル型ＭＯＳトランジスタはＮ型ウェル領域５に形成さ
れ、その下にはＮ型埋め込み層４が形成されている。こ
のＮ型埋め込み層４は、高濃度Ｎ型シリコンなどとさ
れ、バイポーラプロセスによって形成されるコレクタ引
出層と同一のインプラである高濃度Ｎ型不純物領域３、
及びＮプラス拡散層７を介して上記ガードリングＧＲに
電気的に結合されている。上記Ｎ型ウェル領域５の上部
にはＰプラス拡散層２が形成され、このＰプラス拡散層
２にメタル配線層６が結合される。この部分が、Ｐチャ
ンネル型ＭＯＳトランジスタのドレイン電極、及びソー
ス電極とされ、その間にゲート電極が形成される。更
に、上記酸化膜開口部１は、コンタクトホールによって
メタル配線層６と電気的に結合される。この場合のメタ
ル配線層６は、高電位側電源Ｖｄｄに結合され、すなわ
ちＰチャンネル型ＭＯＳトランジスタの基板電位と等電
位とされる。このため、このＰチャンネル型ＭＯＳトラ
ンジスタ領域は、Ｎ型埋め込み層４及び高濃度Ｎ型不純
物領域３によって包囲されるとともに、それが、メタル
配線層６に電気的に結合されることによって電気的にシ
ールドされた状態とされる。
【００１６】図４（ａ）には、本発明の一実施例である
半導体集積回路に適用されるＮチャンネル型ＭＯＳトラ
ンジスタ領域の平面が示され、同図（ｂ）には同図
（ａ）のＸ−Ｘ´線切断断面が示される。
半導体集積回路に適用されるＮチャンネル型ＭＯＳトラ
ンジスタ領域の平面が示され、同図（ｂ）には同図
（ａ）のＸ−Ｘ´線切断断面が示される。
【００１７】図４（ａ）に示されるように、電界効果ト
ランジスタの一例とされるＮチャンネル型ＭＯＳトラン
ジスタ領域は、ハッチングで示されるように酸化膜開口
部１を有し、この酸化膜開口部１を介して、ラッチアッ
プ耐圧向上のためのガードリングＧＲが形成されてい
る。すなわち、ガードリングＧＲは、特に制限されない
が、上記Ｐ型ウェル領域９の内部にこれと電気的に接続
されて形成された高濃度Ｐ型不純物領域としてのＰプラ
ス拡散層２を有して形成される。図４（ｂ）に示される
ように、Ｎチャンネル型ＭＯＳトランジスタはＰ型ウェ
ル領域９に形成され、このＰ型ウェル領域９の下には高
濃度Ｐ型アイソレーション層８が形成されている。Ｐ型
ウェル領域９は、上記酸化膜開口部１とＰプラス拡散層
２によって電気的に結合されている。Ｐ型ウェル領域９
の上部にはＮプラス拡散層７が形成され、このＮプラス
拡散層７がメタル配線層６に結合される。この部分は、
Ｐチャンネル型ＭＯＳトランジスタのドレイン電極、及
びソース電極とされ、その間にゲート電極が形成され
る。更に、酸化膜開口部１は、コンタクトホールによっ
てメタル配線層６に電気的に結合されている。この場合
のメタル配線層６は、低電位側電源Ｖｓｓ（接地電位）
に結合されることによって、Ｎチャンネル型ＭＯＳトラ
ンジスタの基板電位と等電位にされる。それによりＮチ
ャンネル型ＭＯＳトランジスタは電気的にシールドされ
た状態になっている。
ランジスタの一例とされるＮチャンネル型ＭＯＳトラン
ジスタ領域は、ハッチングで示されるように酸化膜開口
部１を有し、この酸化膜開口部１を介して、ラッチアッ
プ耐圧向上のためのガードリングＧＲが形成されてい
る。すなわち、ガードリングＧＲは、特に制限されない
が、上記Ｐ型ウェル領域９の内部にこれと電気的に接続
されて形成された高濃度Ｐ型不純物領域としてのＰプラ
ス拡散層２を有して形成される。図４（ｂ）に示される
ように、Ｎチャンネル型ＭＯＳトランジスタはＰ型ウェ
ル領域９に形成され、このＰ型ウェル領域９の下には高
濃度Ｐ型アイソレーション層８が形成されている。Ｐ型
ウェル領域９は、上記酸化膜開口部１とＰプラス拡散層
２によって電気的に結合されている。Ｐ型ウェル領域９
の上部にはＮプラス拡散層７が形成され、このＮプラス
拡散層７がメタル配線層６に結合される。この部分は、
Ｐチャンネル型ＭＯＳトランジスタのドレイン電極、及
びソース電極とされ、その間にゲート電極が形成され
る。更に、酸化膜開口部１は、コンタクトホールによっ
てメタル配線層６に電気的に結合されている。この場合
のメタル配線層６は、低電位側電源Ｖｓｓ（接地電位）
に結合されることによって、Ｎチャンネル型ＭＯＳトラ
ンジスタの基板電位と等電位にされる。それによりＮチ
ャンネル型ＭＯＳトランジスタは電気的にシールドされ
た状態になっている。
【００１８】図５（ａ）には、本発明の一実施例である
半導体集積回路に適用されるバイポーラトランジスタ領
域の平面が示され、同図（ｂ）には同図（ａ）のＸ−Ｘ
´線切断断面が示される。
半導体集積回路に適用されるバイポーラトランジスタ領
域の平面が示され、同図（ｂ）には同図（ａ）のＸ−Ｘ
´線切断断面が示される。
【００１９】バイポーラトランジスタは、バイポーラト
ランジスタ用のＮ型ウェル領域１０に形成され、このバ
イポーラトランジスタ用のＮ型ウェル領域１０の下に
は、Ｎ型埋め込み層４が形成されている。バイポーラト
ランジスタ用のＮ型ウェル領域１０の外側にはＰ型ウェ
ル領域９が形成され、また上部には、Ｂ（ボロン）イオ
ンを注入することで形成されるＢＲ層１１が形成され、
さらにＰプラス拡散層２、Ｎプラス拡散層７が形成され
る。このＰプラス拡散層２にバイポーラトランジスタの
ベース電極が形成され、Ｎプラス拡散層７の上にはＰｏ
ｌｙ−Ｓｉ（ポリシリコン）エミッタ１２が形成され、
高濃度Ｎ型不純物領域３にバイポーラトランジスタのコ
レクタ電極が形成される。さらに図５（ａ）においてハ
ッチングで示されるように酸化膜開口部１が形成され、
この酸化膜開口部１を介してガードリングＧＲが形成さ
れる。このガードリングＧＲは、特に制限されないが、
バイポーラトランジスタ用のＮ型ウェル領域１０の外側
に形成されたＰ型ウェル領域９に、これと電気的に接続
された高濃度Ｐ型不純物領域としてのＰプラス拡散層２
を含んで成る。このＰプラス拡散層２は、コンタクトホ
ールによってメタル配線層６と電気的に結合されてい
る。このメタル配線層６は低電位側電源Ｖｓｓに固定さ
れ、それにより当該バイポーラトランジスタは、電気的
にシールドされた状態とされる。
ランジスタ用のＮ型ウェル領域１０に形成され、このバ
イポーラトランジスタ用のＮ型ウェル領域１０の下に
は、Ｎ型埋め込み層４が形成されている。バイポーラト
ランジスタ用のＮ型ウェル領域１０の外側にはＰ型ウェ
ル領域９が形成され、また上部には、Ｂ（ボロン）イオ
ンを注入することで形成されるＢＲ層１１が形成され、
さらにＰプラス拡散層２、Ｎプラス拡散層７が形成され
る。このＰプラス拡散層２にバイポーラトランジスタの
ベース電極が形成され、Ｎプラス拡散層７の上にはＰｏ
ｌｙ−Ｓｉ（ポリシリコン）エミッタ１２が形成され、
高濃度Ｎ型不純物領域３にバイポーラトランジスタのコ
レクタ電極が形成される。さらに図５（ａ）においてハ
ッチングで示されるように酸化膜開口部１が形成され、
この酸化膜開口部１を介してガードリングＧＲが形成さ
れる。このガードリングＧＲは、特に制限されないが、
バイポーラトランジスタ用のＮ型ウェル領域１０の外側
に形成されたＰ型ウェル領域９に、これと電気的に接続
された高濃度Ｐ型不純物領域としてのＰプラス拡散層２
を含んで成る。このＰプラス拡散層２は、コンタクトホ
ールによってメタル配線層６と電気的に結合されてい
る。このメタル配線層６は低電位側電源Ｖｓｓに固定さ
れ、それにより当該バイポーラトランジスタは、電気的
にシールドされた状態とされる。
【００２０】図１には上記Ｐチャンネル型ＭＯＳトラン
ジスタ領域、Ｎチャンネル型ＭＯＳトランジスタ、及び
バイポーラトランジスタ領域を含む半導体集積回路の主
要部が示され、図２にはそれの等価回路が示される。こ
の半導体集積回路は、特に制限されないが、ＢｉＣＭＯ
Ｓプロセスを用いたスタティックＲＡＭ（ランダム・ア
クセス・メモリ）などに含まれるＢｉＣＭＯＳインバー
タ回路とされる。
ジスタ領域、Ｎチャンネル型ＭＯＳトランジスタ、及び
バイポーラトランジスタ領域を含む半導体集積回路の主
要部が示され、図２にはそれの等価回路が示される。こ
の半導体集積回路は、特に制限されないが、ＢｉＣＭＯ
Ｓプロセスを用いたスタティックＲＡＭ（ランダム・ア
クセス・メモリ）などに含まれるＢｉＣＭＯＳインバー
タ回路とされる。
【００２１】Ｐチャンネル型ＭＯＳトランジスタＱ１
と、Ｎチャンネル型ＭＯＳトランジスタＱ２とが直列接
続されることによってインバータＩＮＶ１が形成され、
同様にＰチャンネル型ＭＯＳトランジスタＱ３とＮチャ
ンネル型ＭＯＳトランジスタＱ４とが直列接続されるこ
とによってインバータＩＮＶ２が形成される。インバー
タＩＮＶ１，ＩＮＶ２の入力ノードは、互いに結合され
ることによって当該出力バッファの入力ノードとされ
る。また、インバータＩＮＶ１の出力ノードはバイポー
ラトランジスタＱ５のベース電極に結合される。インバ
ータＩＮＶ２の出力ノードはバイポーラトランジスタＱ
５のエミッタ電極に結合され、ここが、当該ＢｉＣＭＯ
Ｓインバータの出力ノードｏｕｔとされる。Ｐチャンネ
ル型ＭＯＳトランジスタＱ１，Ｑ３のドレイン電極、及
びバイポーラトランジスタＱ５のコレクタ電極は、高電
位側電源Ｖｄｄに結合され、Ｎチャンネル型ＭＯＳトラ
ンジスタＱ２，Ｑ４のソース電極は低電位側電源Ｖｓｓ
に結合される。本実施例スタティックＲＡＭにおいて、
このＢｉＣＭＯＳインバータ回路は、ある機能ブロック
の出力信号を、次段の機能ブロックに高速で伝達するた
めのドライバとして機能する。図面上、一組のＢｉＣＭ
ＯＳインバータが代表的に示されるが、他のインバータ
回路や、その他の回路は、図１乃至図５に示されるＭＯ
Ｓトランジスタ、バイポーラトランジスタなどの組合せ
によって形成される。すなわち、本実施例スタティック
ＲＡＭに、適用されるＰチャンネル型ＭＯＳトランジス
タ、Ｎチャンネル型ＭＯＳトランジスタ、バイポーラト
ランジスタは、それぞれ上記のように、ガードリングＧ
Ｒが形成され、それによってラッチアップ耐圧向上が図
られている。
と、Ｎチャンネル型ＭＯＳトランジスタＱ２とが直列接
続されることによってインバータＩＮＶ１が形成され、
同様にＰチャンネル型ＭＯＳトランジスタＱ３とＮチャ
ンネル型ＭＯＳトランジスタＱ４とが直列接続されるこ
とによってインバータＩＮＶ２が形成される。インバー
タＩＮＶ１，ＩＮＶ２の入力ノードは、互いに結合され
ることによって当該出力バッファの入力ノードとされ
る。また、インバータＩＮＶ１の出力ノードはバイポー
ラトランジスタＱ５のベース電極に結合される。インバ
ータＩＮＶ２の出力ノードはバイポーラトランジスタＱ
５のエミッタ電極に結合され、ここが、当該ＢｉＣＭＯ
Ｓインバータの出力ノードｏｕｔとされる。Ｐチャンネ
ル型ＭＯＳトランジスタＱ１，Ｑ３のドレイン電極、及
びバイポーラトランジスタＱ５のコレクタ電極は、高電
位側電源Ｖｄｄに結合され、Ｎチャンネル型ＭＯＳトラ
ンジスタＱ２，Ｑ４のソース電極は低電位側電源Ｖｓｓ
に結合される。本実施例スタティックＲＡＭにおいて、
このＢｉＣＭＯＳインバータ回路は、ある機能ブロック
の出力信号を、次段の機能ブロックに高速で伝達するた
めのドライバとして機能する。図面上、一組のＢｉＣＭ
ＯＳインバータが代表的に示されるが、他のインバータ
回路や、その他の回路は、図１乃至図５に示されるＭＯ
Ｓトランジスタ、バイポーラトランジスタなどの組合せ
によって形成される。すなわち、本実施例スタティック
ＲＡＭに、適用されるＰチャンネル型ＭＯＳトランジス
タ、Ｎチャンネル型ＭＯＳトランジスタ、バイポーラト
ランジスタは、それぞれ上記のように、ガードリングＧ
Ｒが形成され、それによってラッチアップ耐圧向上が図
られている。
【００２２】尚、図１に示されるＢｉＣＭＯＳインバー
タ回路では、Ｐチャンネル型ＭＯＳトランジスタＱ１と
Ｑ３との間、及びＮチャンネル型ＭＯＳトランジスタＱ
２とＱ４との間では、酸化膜開口が省略されている。こ
れは導電性が互いに等しい場合に、そこでのラッチアッ
プの発生を考慮する必要が無いことによる。
タ回路では、Ｐチャンネル型ＭＯＳトランジスタＱ１と
Ｑ３との間、及びＮチャンネル型ＭＯＳトランジスタＱ
２とＱ４との間では、酸化膜開口が省略されている。こ
れは導電性が互いに等しい場合に、そこでのラッチアッ
プの発生を考慮する必要が無いことによる。
【００２３】上記実施例によれば以下の作用効果が得ら
れる。
れる。
【００２４】（１）Ｐチャンネル型ＭＯＳトランジスタ
領域、Ｎチャンネル型ＭＯＳトランジスタ領域、バイポ
ーラトランジスタ領域には、それぞれガードリングＧＲ
が設けられているので、それら間でのラッチアップ耐圧
が向上される。
領域、Ｎチャンネル型ＭＯＳトランジスタ領域、バイポ
ーラトランジスタ領域には、それぞれガードリングＧＲ
が設けられているので、それら間でのラッチアップ耐圧
が向上される。
【００２５】（２）Ｐチャンネル型ＭＯＳトランジスタ
領域において（図３参照）、ガードリングＧＲは、特に
制限されないが、バイポーラプロセスによって形成され
るコレクタ引出層と同一の高濃度Ｎ型不純物領域３がＮ
型ウェル領域５に形成され、さらに当該不純物領域３が
上記Ｎ型埋め込み層４に電気的に接続されることによっ
て形成されたガードリングＧＲがメタル配線層６と電気
的に結合され、この場合のメタル配線層６が、高電位側
電源Ｖｄｄに結合されることによってＰチャンネル型Ｍ
ＯＳトランジスタの基板電位と等電位とされるため、Ｐ
チャンネル型ＭＯＳトランジスタ領域は電気的にシール
ドされた状態とされ、それによりラッチアップ耐圧が向
上される。
領域において（図３参照）、ガードリングＧＲは、特に
制限されないが、バイポーラプロセスによって形成され
るコレクタ引出層と同一の高濃度Ｎ型不純物領域３がＮ
型ウェル領域５に形成され、さらに当該不純物領域３が
上記Ｎ型埋め込み層４に電気的に接続されることによっ
て形成されたガードリングＧＲがメタル配線層６と電気
的に結合され、この場合のメタル配線層６が、高電位側
電源Ｖｄｄに結合されることによってＰチャンネル型Ｍ
ＯＳトランジスタの基板電位と等電位とされるため、Ｐ
チャンネル型ＭＯＳトランジスタ領域は電気的にシール
ドされた状態とされ、それによりラッチアップ耐圧が向
上される。
【００２６】（３）Ｎチャンネル型ＭＯＳトランジスタ
領域において（図４参照）、ガードリングＧＲは、Ｐ型
ウェル領域９の内部にこれと電気的に接続されて形成さ
れたＰプラス拡散層２を有して形成され、このＰプラス
拡散層２がコンタクトホールによってメタル配線層６に
電気的に結合され、この場合のメタル配線層６が低電位
側電源Ｖｓｓ（接地電位）に結合されることによってＮ
チャンネル型ＭＯＳトランジスタの基板電位と等電位に
され、Ｎチャンネル型ＭＯＳトランジスタが電気的にシ
ールドされた状態になるので、ラッチアップ耐圧が向上
される。
領域において（図４参照）、ガードリングＧＲは、Ｐ型
ウェル領域９の内部にこれと電気的に接続されて形成さ
れたＰプラス拡散層２を有して形成され、このＰプラス
拡散層２がコンタクトホールによってメタル配線層６に
電気的に結合され、この場合のメタル配線層６が低電位
側電源Ｖｓｓ（接地電位）に結合されることによってＮ
チャンネル型ＭＯＳトランジスタの基板電位と等電位に
され、Ｎチャンネル型ＭＯＳトランジスタが電気的にシ
ールドされた状態になるので、ラッチアップ耐圧が向上
される。
【００２７】（４）バイポーラトランジスタ領域におい
て（図５参照）、ガードリングＧＲは、バイポーラトラ
ンジスタ用のＮ型ウェル領域１０の外側に形成されたＰ
型ウェル領域９に、これと電気的に接続されたＰプラス
拡散層２を備えて形成され、Ｐプラス拡散層２を介して
低電位側電源Ｖｓｓが印加されることにより、当該バイ
ポーラトランジスタは、電気的にシールドされた状態と
されるので、ラッチアップ耐圧が向上される。
て（図５参照）、ガードリングＧＲは、バイポーラトラ
ンジスタ用のＮ型ウェル領域１０の外側に形成されたＰ
型ウェル領域９に、これと電気的に接続されたＰプラス
拡散層２を備えて形成され、Ｐプラス拡散層２を介して
低電位側電源Ｖｓｓが印加されることにより、当該バイ
ポーラトランジスタは、電気的にシールドされた状態と
されるので、ラッチアップ耐圧が向上される。
【００２８】（５）また、Ｐチャンネル型電界効果トラ
ンジスタ領域において、Ｎ型ウェル領域の下にバイポー
ラプロセスによって形成されるＮ型埋め込み層４を適用
し、バイポーラプロセスによって形成されるコレクタ引
出層と同一の高濃度Ｎ型不純物領域３をＮ型ウェル領域
１０に形成して、ガードリングＧＲを構成することは、
バイポーラトランジスタのプロセスを利用することがで
きるので、特別なプロセスを追加すること無しに、Ｂｉ
ＣＭＯＳ型半導体集積回路におけるラッチアップ耐圧向
上を図ることができる。
ンジスタ領域において、Ｎ型ウェル領域の下にバイポー
ラプロセスによって形成されるＮ型埋め込み層４を適用
し、バイポーラプロセスによって形成されるコレクタ引
出層と同一の高濃度Ｎ型不純物領域３をＮ型ウェル領域
１０に形成して、ガードリングＧＲを構成することは、
バイポーラトランジスタのプロセスを利用することがで
きるので、特別なプロセスを追加すること無しに、Ｂｉ
ＣＭＯＳ型半導体集積回路におけるラッチアップ耐圧向
上を図ることができる。
【００２９】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。
【００３０】例えば、上記実施例では、ガードリングＧ
Ｒによって、Ｐチャンネル型ＭＯＳトランジスタ領域
や、Ｎチャンネル型ＭＯＳトランジスタ領域、さらには
バイポーラトランジスタ領域を完全に包囲するようにし
たが、導電性若しくはタイプが異なる隣接トランジスタ
間に、ガードリングＧＲを形成すれば、ラッチアップ耐
圧向上を図ることができる。本明細書において、ガード
リングＧＲには、無端状に形成される場合と、コ字状、
Ｌ字状、さらには直線状等のように有端の場合をも含ま
れるものと解されたい。
Ｒによって、Ｐチャンネル型ＭＯＳトランジスタ領域
や、Ｎチャンネル型ＭＯＳトランジスタ領域、さらには
バイポーラトランジスタ領域を完全に包囲するようにし
たが、導電性若しくはタイプが異なる隣接トランジスタ
間に、ガードリングＧＲを形成すれば、ラッチアップ耐
圧向上を図ることができる。本明細書において、ガード
リングＧＲには、無端状に形成される場合と、コ字状、
Ｌ字状、さらには直線状等のように有端の場合をも含ま
れるものと解されたい。
【００３１】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるスタテ
ィックＲＡＭに適用した場合について説明したが、本発
明はそれに限定されるものではなく、ダイナミックＲＡ
Ｍや、データ処理装置などの各種半導体集積回路に広く
適用することができる。
なされた発明をその背景となった利用分野であるスタテ
ィックＲＡＭに適用した場合について説明したが、本発
明はそれに限定されるものではなく、ダイナミックＲＡ
Ｍや、データ処理装置などの各種半導体集積回路に広く
適用することができる。
【００３２】本発明は、少なくとも半導体集積回路製造
技術によって得られることを条件に適用することができ
る。
技術によって得られることを条件に適用することができ
る。
【００３３】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【００３４】すなわち、Ｐチャンネル型ＭＯＳトランジ
スタ領域、Ｎチャンネル型ＭＯＳトランジスタ、及びバ
イポーラトランジスタ領域に対応してガードリングを形
成することにより、領域毎のシールドが形成され、それ
によって、ＢｉＣＭＯＳ型半導体集積回路におけるラッ
チアップ耐圧が向上される。また、Ｐチャンネル型電界
効果トランジスタ領域において、Ｎ型ウェル領域の下に
バイポーラプロセスによって形成されるＮ型埋め込み層
を適用し、バイポーラプロセスによって形成されるコレ
クタ引出層と同一の高濃度Ｎ型不純物領域をＮ型ウェル
領域に形成して、ガードリングを構成することは、バイ
ポーラトランジスタのプロセスを利用することができる
ので、特別なプロセスを追加すること無しに、ＢｉＣＭ
ＯＳ型半導体集積回路におけるラッチアップ耐圧向上を
図ることができる。
スタ領域、Ｎチャンネル型ＭＯＳトランジスタ、及びバ
イポーラトランジスタ領域に対応してガードリングを形
成することにより、領域毎のシールドが形成され、それ
によって、ＢｉＣＭＯＳ型半導体集積回路におけるラッ
チアップ耐圧が向上される。また、Ｐチャンネル型電界
効果トランジスタ領域において、Ｎ型ウェル領域の下に
バイポーラプロセスによって形成されるＮ型埋め込み層
を適用し、バイポーラプロセスによって形成されるコレ
クタ引出層と同一の高濃度Ｎ型不純物領域をＮ型ウェル
領域に形成して、ガードリングを構成することは、バイ
ポーラトランジスタのプロセスを利用することができる
ので、特別なプロセスを追加すること無しに、ＢｉＣＭ
ＯＳ型半導体集積回路におけるラッチアップ耐圧向上を
図ることができる。
【図１】本発明の一実施例に係る半導体集積回路の主要
部平面図である。
部平面図である。
【図２】上記半導体集積回路の主要部の等価回路図であ
る。
る。
【図３】上記半導体集積回路に適用されるＰチャンネル
型ＭＯＳトランジスタの構成を示すもので、（ａ）は平
面図であり、（ｂ）は（ａ）のＸ−Ｘ´線切断断面図で
ある。
型ＭＯＳトランジスタの構成を示すもので、（ａ）は平
面図であり、（ｂ）は（ａ）のＸ−Ｘ´線切断断面図で
ある。
【図４】上記半導体集積回路に適用されるＮチャンネル
型ＭＯＳトランジスタの構成を示すもので、（ａ）は平
面図であり、（ｂ）は（ａ）のＸ−Ｘ´線切断断面図で
ある。
型ＭＯＳトランジスタの構成を示すもので、（ａ）は平
面図であり、（ｂ）は（ａ）のＸ−Ｘ´線切断断面図で
ある。
【図５】上記半導体集積回路に適用されるバイポ−ラト
ランジスタの構成を示すもので、（ａ）は平面図であ
り、（ｂ）は（ａ）のＸ−Ｘ´線切断断面図である。
ランジスタの構成を示すもので、（ａ）は平面図であ
り、（ｂ）は（ａ）のＸ−Ｘ´線切断断面図である。
１ 酸化膜開口部 ２ Ｐプラス拡散層 ３ 高濃度Ｎ型不純物領域 ４ Ｎ型埋め込み層 ５ Ｎ型ウェル領域 ６ メタル配線層 ７ Ｎプラス拡散層 ８ 高濃度Ｐ型アイソレーション層 ９ Ｐ型ウェル領域 １０ バイポーラトランジスタ用のＮ型ウェル領域 １１ ＢＲ層 １２ Ｐｏｌｙ−Ｓｉエミッタ ＧＲ ガードリング ＩＮＶ１ インバータ ＩＮＶ２ インバータ Ｑ１ Ｐチャンネル型ＭＯＳトランジスタ Ｑ２ Ｎチャンネル型ＭＯＳトランジスタ Ｑ３ Ｐチャンネル型ＭＯＳトランジスタ Ｑ４ Ｎチャンネル型ＭＯＳトランジスタ Ｑ５ バイポーラトランジスタ ｉｎ 入力ノード ｏｕｔ 出力ノード Ｖｄｄ 高電位側電源 Ｖｓｓ 低電位側電源
Claims (6)
- 【請求項１】 Ｐチャンネル型電界効果トランジスタ領
域と、Ｎチャンネル型電界効果トランジスタ領域と、バ
イポーラトランジスタ領域とを含む半導体集積回路にお
いて、上記Ｐチャンネル型電界効果トランジスタ領域、
及びバイポーラトランジスタ領域のそれぞれに対応して
ガードリングを設けたことを特徴とする半導体集積回
路。 - 【請求項２】 Ｐチャンネル型電界効果トランジスタ領
域と、Ｎチャンネル型電界効果トランジスタ領域と、バ
イポーラトランジスタ領域とを含む半導体集積回路にお
いて、上記Ｎチャンネル型電界効果トランジスタ領域、
及びバイポーラトランジスタ領域のそれぞれに対応して
ガードリングを設けたことを特徴とする半導体集積回
路。 - 【請求項３】 Ｐチャンネル型電界効果トランジスタ領
域と、Ｎチャンネル型電界効果トランジスタ領域と、バ
イポーラトランジスタ領域とを含む半導体集積回路にお
いて、上記Ｐチャンネル型電界効果トランジスタ領域の
周辺部、Ｎチャンネル型電界効果トランジスタ領域、及
びバイポーラトランジスタ領域のそれぞれに対応してガ
ードリングを設けたことを特徴とする半導体集積回路。 - 【請求項４】 上記Ｐチャンネル型電界効果トランジス
タ領域は、Ｎ型ウェル領域の下にバイポーラプロセスに
よって形成されるＮ型埋め込み層を有し、当該Ｐチャン
ネル型電界効果トランジスタ領域に対応して形成された
ガードリングは、バイポーラプロセスによって形成され
るコレクタ引出層と同一の高濃度Ｎ型不純物領域を上記
Ｎ型ウェル領域に有し、当該不純物領域が上記Ｎ型埋め
込み層に電気的に接続されて成る請求項１又は３記載の
半導体集積回路。 - 【請求項５】 上記Ｎチャンネル型電界効果トランジス
タ領域は、Ｐ型ウェル領域の下に高濃度Ｐ型アイソレー
ション層を有し、当該Ｎチャンネル型電界効果トランジ
スタ領域に対応して形成されたガードリングは、上記Ｐ
型ウェル領域内部にこれと電気的に接続されて形成され
た高濃度Ｐ型不純物領域を有して成るものである請求項
２又は３記載の半導体集積回路。 - 【請求項６】 上記バイポーラトランジスタ領域は、Ｎ
型埋め込み層の上にバイポーラトランジスタ用のＮ型ウ
ェル領域を有し、当該バイポーラトランジスタ領域に対
応して形成されたガードリングは、上記バイポーラトラ
ンジスタ用のＮ型ウェル領域の外側に形成されたＰ型ウ
ェル領域に、これと電気的に接続した高濃度Ｐ型不純物
領域を備えて成るものである請求項１乃至５の何れか１
項記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4269668A JPH0697374A (ja) | 1992-09-11 | 1992-09-11 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4269668A JPH0697374A (ja) | 1992-09-11 | 1992-09-11 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0697374A true JPH0697374A (ja) | 1994-04-08 |
Family
ID=17475549
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4269668A Withdrawn JPH0697374A (ja) | 1992-09-11 | 1992-09-11 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0697374A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6043522A (en) * | 1997-10-06 | 2000-03-28 | Mitsubishi Electric System Lsi Design Corporation | Field effect transistor array including doped two-cell isolation region for preventing latchup |
| US7782579B2 (en) | 2006-09-13 | 2010-08-24 | Oki Semiconductor Co., Ltd. | Semiconductor integrated circuit |
| KR20150087006A (ko) * | 2014-01-21 | 2015-07-29 | 삼성전자주식회사 | Cmos 반도체 장치 |
-
1992
- 1992-09-11 JP JP4269668A patent/JPH0697374A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6043522A (en) * | 1997-10-06 | 2000-03-28 | Mitsubishi Electric System Lsi Design Corporation | Field effect transistor array including doped two-cell isolation region for preventing latchup |
| US7782579B2 (en) | 2006-09-13 | 2010-08-24 | Oki Semiconductor Co., Ltd. | Semiconductor integrated circuit |
| KR20150087006A (ko) * | 2014-01-21 | 2015-07-29 | 삼성전자주식회사 | Cmos 반도체 장치 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991130 |