JPS61263257A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS61263257A JPS61263257A JP60105046A JP10504685A JPS61263257A JP S61263257 A JPS61263257 A JP S61263257A JP 60105046 A JP60105046 A JP 60105046A JP 10504685 A JP10504685 A JP 10504685A JP S61263257 A JPS61263257 A JP S61263257A
- Authority
- JP
- Japan
- Prior art keywords
- region
- source
- groove
- layers
- become
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 14
- 239000000758 substrate Substances 0.000 claims abstract description 14
- 238000009413 insulation Methods 0.000 claims 1
- 239000012535 impurity Substances 0.000 abstract description 19
- 239000004020 conductor Substances 0.000 abstract description 6
- 238000009792 diffusion process Methods 0.000 description 7
- 239000010408 film Substances 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000000992 sputter etching Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は高密度の０Ｍ０８回路、特に０ＭＯ３のスタテ
ィック型ランダムアクセスメモリ（ＳＲＡＭ）のセルを
構成する場合に有効な半導体装置に関するものである。
ィック型ランダムアクセスメモリ（ＳＲＡＭ）のセルを
構成する場合に有効な半導体装置に関するものである。
従来の技術
Ｃ３Ｍ０８回路はＮ型ＭＯＳトランジスタとＰ型ＭＯＳ
トランジスタから成っておシ、従来各々のトランジスタ
は半導体基板表面に形成され、しかも両極性のトランジ
スタ間はあまり近づけると所謂「ラッチアップ現象」が
起き正常動作しなくなるので、ある程度間隔をあける必
要があった。第３図にＣＭＯＳインバータの断面構造図
の１例を示す。図中左側がＮ型ＭＯＳトランジスタ（Ｎ
ＭＯ８）右側がＰ型ＭＯＳトランジスタ（ＰＭＯ８）で
、Ｐ型基板１上にＮ型の島２（Ｎ−Ｗ６１１）を形成し
、基板上にＨＭ ＯＳ 、 Ｎ−ｖｎｓｌｌ中にＰＭＯ
８を作る所謂Ｎ −ｗｅｌｌ ＣＭ ＯＳの例である。
トランジスタから成っておシ、従来各々のトランジスタ
は半導体基板表面に形成され、しかも両極性のトランジ
スタ間はあまり近づけると所謂「ラッチアップ現象」が
起き正常動作しなくなるので、ある程度間隔をあける必
要があった。第３図にＣＭＯＳインバータの断面構造図
の１例を示す。図中左側がＮ型ＭＯＳトランジスタ（Ｎ
ＭＯ８）右側がＰ型ＭＯＳトランジスタ（ＰＭＯ８）で
、Ｐ型基板１上にＮ型の島２（Ｎ−Ｗ６１１）を形成し
、基板上にＨＭ ＯＳ 、 Ｎ−ｖｎｓｌｌ中にＰＭＯ
８を作る所謂Ｎ −ｗｅｌｌ ＣＭ ＯＳの例である。
それ以外の０ＭＯ８でも事情は全く同じである。３はＮ
ＭＯ８のソース、ドレイン拡散層、４はＰＭＯ５のソ−
ス、ドレイン拡散層、６はＮＭＯ８のゲート、６はＰＭ
Ｏ８のゲート、７はアルミ配線、８は絶縁膜（Ｓ１０２
）である。
ＭＯ８のソース、ドレイン拡散層、４はＰＭＯ５のソ−
ス、ドレイン拡散層、６はＮＭＯ８のゲート、６はＰＭ
Ｏ８のゲート、７はアルミ配線、８は絶縁膜（Ｓ１０２
）である。
発明が解決しようとする問題点
この従来の構造では、ラッチアップを防止するためＮＭ
Ｏ８とＰＭＯ８の間はＳｌのごとく大きい間隔を設ける
必要があり、かつ各素子も平面的に形成されるため大き
な面積Ｓｏを要した。従って特にＲＡＭのように回路面
積を小さくすることが重要な用途には、０ＭＯ８の多く
の電気特性上の長所にもかかわらず、用いられる機会が
少なかった。
Ｏ８とＰＭＯ８の間はＳｌのごとく大きい間隔を設ける
必要があり、かつ各素子も平面的に形成されるため大き
な面積Ｓｏを要した。従って特にＲＡＭのように回路面
積を小さくすることが重要な用途には、０ＭＯ８の多く
の電気特性上の長所にもかかわらず、用いられる機会が
少なかった。
問題点を解決するための手段
本発明は、０ＭＯ８を構成するＮＭＯ８とＰＭＯ８の間
隔をとる代シに、ＮＭＯ８領域とＰＭＯ８領域の間に溝
を堀シ電気的に絶縁することでラッチアップを防止する
と同時に、この溝の内側を絶縁薄膜で一旦被って更に導
電材料で充填しこれを共通ゲートとするＮＭＯ８および
ＰＭＯ８を縦（深さ）方向に形成し、回路の占める面積
を極めて小さくしたものである。
隔をとる代シに、ＮＭＯ８領域とＰＭＯ８領域の間に溝
を堀シ電気的に絶縁することでラッチアップを防止する
と同時に、この溝の内側を絶縁薄膜で一旦被って更に導
電材料で充填しこれを共通ゲートとするＮＭＯ８および
ＰＭＯ８を縦（深さ）方向に形成し、回路の占める面積
を極めて小さくしたものである。
作用
本発明の構造で、溝状の部分に充填した導電材料はＰＭ
Ｏ８，ＮＭＯ８両方の共通ゲートとして作用し、両トラ
ンジスタは縦型になる。しかもこの溝状部分があるため
にＰＭＯ８，ＮＭＯ８間の空間的距離が近いにもかかわ
らず、電気的には切シ離されているので、ＣＭＯ１Ｓ％
有の欠点であるラッチアップ現象が起シにくい。
Ｏ８，ＮＭＯ８両方の共通ゲートとして作用し、両トラ
ンジスタは縦型になる。しかもこの溝状部分があるため
にＰＭＯ８，ＮＭＯ８間の空間的距離が近いにもかかわ
らず、電気的には切シ離されているので、ＣＭＯ１Ｓ％
有の欠点であるラッチアップ現象が起シにくい。
実施例
第１図に本発明の一実施例のＣＭＯＳインバータの断面
構造を示す。第１図において、Ｐ型の半導体基板１１の
一主面上の第１の領域Ｉ、第２の領域■およびこれらの
境界領域から成シ、第１の領域Ｉの少なくとも前記境界
領域近傍に基板１１の表面からＮＭＯ８のソース、ドレ
インとなるＮ型の不純物層１３ａ、１３ｂの構成を有し
ている。
構造を示す。第１図において、Ｐ型の半導体基板１１の
一主面上の第１の領域Ｉ、第２の領域■およびこれらの
境界領域から成シ、第１の領域Ｉの少なくとも前記境界
領域近傍に基板１１の表面からＮＭＯ８のソース、ドレ
インとなるＮ型の不純物層１３ａ、１３ｂの構成を有し
ている。
第２の領域■は全体に深いに型不純物層１２（Ｎウェル
）からなシこの不純物層１２の中で、前記境界領域近傍
の不純物層１３＆、１３ｂと各々対向する箇所に、ＰＭ
Ｏ８のソース、ドレインとなるＰ型不純物層１４＆およ
び１４ｂを持ち、更に前記境界領域においては一対の不
純物層１３ｂおよび１４ｂよシも深い溝１５を形成し、
溝１５の内側を薄いゲート絶縁膜１８を介して両トラン
ジスタのゲート電極となる導電性材料１６で充填したご
とき構造である。不純物層１３ｂ、１４ｂ、１２および
基板１１の各電位を設定する手段を有し、更に不純物層
１３！Ｌ、１４！Ｌおよび前記境界領域の溝１６中の導
電材料１６の間をアルミ配線１７にて電気的に接続して
いる。
）からなシこの不純物層１２の中で、前記境界領域近傍
の不純物層１３＆、１３ｂと各々対向する箇所に、ＰＭ
Ｏ８のソース、ドレインとなるＰ型不純物層１４＆およ
び１４ｂを持ち、更に前記境界領域においては一対の不
純物層１３ｂおよび１４ｂよシも深い溝１５を形成し、
溝１５の内側を薄いゲート絶縁膜１８を介して両トラン
ジスタのゲート電極となる導電性材料１６で充填したご
とき構造である。不純物層１３ｂ、１４ｂ、１２および
基板１１の各電位を設定する手段を有し、更に不純物層
１３！Ｌ、１４！Ｌおよび前記境界領域の溝１６中の導
電材料１６の間をアルミ配線１７にて電気的に接続して
いる。
すなわち、第１図の構造は、中央の溝１５状の左側がＮ
ＭＯ８，右側がＰＭＯ５で、各ＭＯＳトランジスタは縦
型になっている。導電材料よりなるゲート１６は共通に
なっておシ溝１６中に埋め込まれている。不純物層１３
ｂおよび１４ｂは他の場所で各々ｖ８Ｂ ＋ ｖＤＤの
電源に接続され、不純物層１３１Ｌ、１４！Ｌはインバ
ータを形成するため電気的に接続され出力端子となって
いる。インバータの入力（ＩＮ）はゲートに接続されて
いる。基板： とＮ−Ｗ６１１（ウェル）１２も各々他
の場所でｖ１５５＋Ｖｔ１Ｄに接続されている。
ＭＯ８，右側がＰＭＯ５で、各ＭＯＳトランジスタは縦
型になっている。導電材料よりなるゲート１６は共通に
なっておシ溝１６中に埋め込まれている。不純物層１３
ｂおよび１４ｂは他の場所で各々ｖ８Ｂ ＋ ｖＤＤの
電源に接続され、不純物層１３１Ｌ、１４！Ｌはインバ
ータを形成するため電気的に接続され出力端子となって
いる。インバータの入力（ＩＮ）はゲートに接続されて
いる。基板： とＮ−Ｗ６１１（ウェル）１２も各々他
の場所でｖ１５５＋Ｖｔ１Ｄに接続されている。
第２図に本発明の他の実施例の断面構造を示す。
この例では境界部の共通ゲート１６上に絶縁膜１８ａを
かぶせその上に不純物層１３！Ｌ、１４１Ｌを延在させ
金属（アルミ）配線１７とのコンタクトを１箇所でとり
更に占有面積を減したものである。
かぶせその上に不純物層１３！Ｌ、１４１Ｌを延在させ
金属（アルミ）配線１７とのコンタクトを１箇所でとり
更に占有面積を減したものである。
また同図中３０に示す部分は複数の素子に１箇所の割合
で設ける基板ソースに対する電位設定用不純物拡散層で
Ｐ型基板（またはＰ−ｗｅｌｌ）に対しては戸不純物層
、Ｎ型基板（またはＮ−ｗ１５６１）に対してはＮ＋不
純物層をもって実現する。３１はＮＭＯＳンースソース
定用「拡散層でソースに対しては、その不純物極性と同
一の不純物層で実現する。なお、第１図で示した実施例
に於いても、各ＭＯＳトランジスタのソース、基板、Ｎ
−ｖｎｓｌｌ等の電位を設定するためにはこの構造が使
用できる。
で設ける基板ソースに対する電位設定用不純物拡散層で
Ｐ型基板（またはＰ−ｗｅｌｌ）に対しては戸不純物層
、Ｎ型基板（またはＮ−ｗ１５６１）に対してはＮ＋不
純物層をもって実現する。３１はＮＭＯＳンースソース
定用「拡散層でソースに対しては、その不純物極性と同
一の不純物層で実現する。なお、第１図で示した実施例
に於いても、各ＭＯＳトランジスタのソース、基板、Ｎ
−ｖｎｓｌｌ等の電位を設定するためにはこの構造が使
用できる。
発明の効果
以上のように本発明によれば、たとえば実施例における
ように０ＭＯ８のインバータを構成するために必要な半
導体の表面積は数分の−に減っておシ、この構造を使え
ば数倍の集積度の回路が得られる。特にＳＲＡＭのメモ
リセルはインバータ２個とトランスファーゲート（ＭＯ
Ｓ）ランラスタ１個）２個からできているので、本発明
の半導体装置の構造を２個と従来の平面型のＭＯＳトラ
ンジスタを２個使用してメモリセルを構成すれば集積度
の高い０ＭＯ８ｇＲＡＭが実現できる。
ように０ＭＯ８のインバータを構成するために必要な半
導体の表面積は数分の−に減っておシ、この構造を使え
ば数倍の集積度の回路が得られる。特にＳＲＡＭのメモ
リセルはインバータ２個とトランスファーゲート（ＭＯ
Ｓ）ランラスタ１個）２個からできているので、本発明
の半導体装置の構造を２個と従来の平面型のＭＯＳトラ
ンジスタを２個使用してメモリセルを構成すれば集積度
の高い０ＭＯ８ｇＲＡＭが実現できる。
なお本発明の実施例で示した埋込み型のソース拡散は、
バイポーラトランジスタの製造工程で使用される埋込み
拡散とその上にエピタキシャル成長で半導体層を積み上
げる方法で容易に作ることができる。また溝状のエツチ
ングは、反応性スパッタエッチ（ＲＩＭ）等でやはシ容
易に実現できる。
バイポーラトランジスタの製造工程で使用される埋込み
拡散とその上にエピタキシャル成長で半導体層を積み上
げる方法で容易に作ることができる。また溝状のエツチ
ングは、反応性スパッタエッチ（ＲＩＭ）等でやはシ容
易に実現できる。
第１図は本発明の一実施例におけるＣ１ＭＯＳインバー
タの断面図、第２図は本発明の他の実施例のＣＭＯｆ３
インバータの断面図、第３図は従来のＣＭＯＳインバー
タの断面図である。 １１・・・・・・半導体基板、１２・・・・・・Ｎ−ｖ
ｎｓＪｌ １１３・・・・・・ＮＭＯＳのソース、ドレ
イン拡散層、１４・・・・・・ＰＭＯ８のソース、ドレ
イン拡散層、１６・・・・・・溝、１６・・・・・・共
通ゲート、１８，１８１Ｌ・・・・・・絶縁膜。
タの断面図、第２図は本発明の他の実施例のＣＭＯｆ３
インバータの断面図、第３図は従来のＣＭＯＳインバー
タの断面図である。 １１・・・・・・半導体基板、１２・・・・・・Ｎ−ｖ
ｎｓＪｌ １１３・・・・・・ＮＭＯＳのソース、ドレ
イン拡散層、１４・・・・・・ＰＭＯ８のソース、ドレ
イン拡散層、１６・・・・・・溝、１６・・・・・・共
通ゲート、１８，１８１Ｌ・・・・・・絶縁膜。
Claims (2)
- （１）半導体基板の一部に形成された溝領域と、この溝
領域の内に形成されたＰおよびＮチャンネルＭＯＳトラ
ンジスタの共通ゲート電極と、前記ゲート電極と前記溝
領域間に形成された絶縁膜と、前記溝領域の絶縁膜の一
方の側面に縦方向に形成された前記ＰチャンネルＭＯＳ
トランジスタのソース、ドレイン領域と、前記溝領域の
他方の側面に縦方向に形成された前記ＮチャンネルＭＯ
Ｓトランジスタのソース、ドレイン領域とを有してなる
ことを特徴とする半導体装置。 - （２）ゲート電極の上部を絶縁膜で覆い、この絶縁膜上
にソース又はドレイン領域を延在させてなることを特徴
とする特許請求の範囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60105046A JPS61263257A (ja) | 1985-05-17 | 1985-05-17 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60105046A JPS61263257A (ja) | 1985-05-17 | 1985-05-17 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61263257A true JPS61263257A (ja) | 1986-11-21 |
Family
ID=14397056
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60105046A Pending JPS61263257A (ja) | 1985-05-17 | 1985-05-17 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61263257A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61292357A (ja) * | 1985-06-19 | 1986-12-23 | Nec Corp | 半導体装置およびその製造方法 |
| JPS63194353A (ja) * | 1987-02-06 | 1988-08-11 | Matsushita Electric Works Ltd | 半導体装置 |
| JPS6435948A (en) * | 1987-07-02 | 1989-02-07 | Integrated Device Tech | Static ram cell equipped with trench structure pull-down transistor and buried layer grounding plate |
-
1985
- 1985-05-17 JP JP60105046A patent/JPS61263257A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61292357A (ja) * | 1985-06-19 | 1986-12-23 | Nec Corp | 半導体装置およびその製造方法 |
| JPS63194353A (ja) * | 1987-02-06 | 1988-08-11 | Matsushita Electric Works Ltd | 半導体装置 |
| JPS6435948A (en) * | 1987-07-02 | 1989-02-07 | Integrated Device Tech | Static ram cell equipped with trench structure pull-down transistor and buried layer grounding plate |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2703970B2 (ja) | Ｍｏｓ型半導体装置 | |
| US5258635A (en) | MOS-type semiconductor integrated circuit device | |
| JP2950558B2 (ja) | 半導体装置 | |
| KR0133921B1 (ko) | 반도체 장치 | |
| JPH0714009B2 (ja) | Ｍｏｓ型半導体記憶回路装置 | |
| US5693975A (en) | Compact P-channel/N-channel transistor structure | |
| JPH031837B2 (ja) | ||
| US5369046A (en) | Method for forming a gate array base cell | |
| US4570175A (en) | Three-dimensional semiconductor device with thin film monocrystalline member contacting substrate at a plurality of locations | |
| JP2689923B2 (ja) | 半導体装置およびその製造方法 | |
| JPS61263257A (ja) | 半導体装置 | |
| JPH02246264A (ja) | 半導体装置およびその製造方法 | |
| US5212109A (en) | Method for forming PN junction isolation regions by forming buried regions of doped polycrystalline or amorphous semiconductor | |
| JPS63260162A (ja) | 積層型ｃｍｏｓ半導体装置 | |
| JPS5984572A (ja) | 半導体装置 | |
| KR100290471B1 (ko) | 씨모스소자및그제조방법 | |
| JP2000216347A (ja) | Ｃｍｏｓ半導体装置 | |
| JPS5943828B2 (ja) | Ｍｏｓ形集積回路の製造方法 | |
| KR940009365B1 (ko) | 트랜치를 이용한 cmos 제조방법 | |
| JPH01173741A (ja) | 半導体装置 | |
| JP2961788B2 (ja) | 半導体記憶装置 | |
| KR20050024099A (ko) | 에스램 소자의 제조방법 및 그에 의해 제조된 에스램 소자 | |
| JPS63155662A (ja) | Ｃｍｉｓ型ダイナミツクメモリ装置 | |
| JPH01248555A (ja) | 半導体装置 | |
| JPH03241865A (ja) | 半導体装置 |