JPS63260162A - 積層型ｃｍｏｓ半導体装置 - Google Patents
積層型ｃｍｏｓ半導体装置Info
- Publication number
- JPS63260162A JPS63260162A JP62094419A JP9441987A JPS63260162A JP S63260162 A JPS63260162 A JP S63260162A JP 62094419 A JP62094419 A JP 62094419A JP 9441987 A JP9441987 A JP 9441987A JP S63260162 A JPS63260162 A JP S63260162A
- Authority
- JP
- Japan
- Prior art keywords
- mos transistor
- insulating film
- section
- film
- channel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 14
- 239000010408 film Substances 0.000 claims abstract description 31
- 239000010409 thin film Substances 0.000 claims abstract description 11
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 9
- 238000005468 ion implantation Methods 0.000 claims abstract description 7
- 239000000758 substrate Substances 0.000 claims description 5
- 230000000630 rising effect Effects 0.000 claims description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 12
- 229910052710 silicon Inorganic materials 0.000 abstract description 12
- 239000010703 silicon Substances 0.000 abstract description 12
- 238000009792 diffusion process Methods 0.000 abstract description 10
- 230000002093 peripheral effect Effects 0.000 abstract description 3
- ZZUFCTLCJUWOSV-UHFFFAOYSA-N furosemide Chemical compound C1=C(Cl)C(S(=O)(=O)N)=CC(C(O)=O)=C1NCC1=CC=CO1 ZZUFCTLCJUWOSV-UHFFFAOYSA-N 0.000 abstract 1
- 238000007493 shaping process Methods 0.000 abstract 1
- 230000000694 effects Effects 0.000 description 3
- 239000002184 metal Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 239000013078 crystal Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000005224 laser annealing Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
- H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、積層型ＣＭＯＳ半導体装置に関する。
近来、３次元集積化を実現させる目的で、種々の素子構
造が考えられている。例えば積層型ＣＭＯＳ半導体装置
として提示さｎている装置は、第３図にその断面を示し
たように、共通のゲートを介して、縦方向にＰチャネル
ＭＯＳトランジスタ上にＮチャネルＭＯＳトランジスタ
を積層している。この構造だと、２次元プレーナ型のＣ
ＭＯＳデバイスに比し、占有面積が半分で済み、しかも
ラッチアップ防止用の分離領域を必要としない利点があ
る。
造が考えられている。例えば積層型ＣＭＯＳ半導体装置
として提示さｎている装置は、第３図にその断面を示し
たように、共通のゲートを介して、縦方向にＰチャネル
ＭＯＳトランジスタ上にＮチャネルＭＯＳトランジスタ
を積層している。この構造だと、２次元プレーナ型のＣ
ＭＯＳデバイスに比し、占有面積が半分で済み、しかも
ラッチアップ防止用の分離領域を必要としない利点があ
る。
第３図に示す上述の積層型ＣＭＯＳ半導体装置は、Ｎ型
の半導体基板１上にＰ型の拡散領域２ｂ、２Ｃを設け、
第１ゲート絶縁膜６ａ上にシリコンゲート電極４を形成
したＰチャネルＭＯＳトランジスタと、シリコンゲート
電極４上の第２ゲート絶縁膜６ｂ上に多結晶シリコン？
拡散領域５・′Ｃおよびレーザアニールによる再結晶化
活性層５ｂによるＮチャネルＭＯＳトランジスタが形成
されている。
の半導体基板１上にＰ型の拡散領域２ｂ、２Ｃを設け、
第１ゲート絶縁膜６ａ上にシリコンゲート電極４を形成
したＰチャネルＭＯＳトランジスタと、シリコンゲート
電極４上の第２ゲート絶縁膜６ｂ上に多結晶シリコン？
拡散領域５・′Ｃおよびレーザアニールによる再結晶化
活性層５ｂによるＮチャネルＭＯＳトランジスタが形成
されている。
この積層型ＣＭＯＳ半導体装置の、上部の多結晶Ｎチャ
ネルＭＯＳトランジスタは、ソース・ドレインとゲート
電極とが自己整合的に形成されていないので、製造工程
時の目合せマージンを見込む必要がある６また、Ｐチャ
ネル・ＮチャネルＭＯＳトランジスタの特性を揃えるた
めＰチャネル長ｔＮチャネル長よシ大きくしなければな
らないので、積層型に構成する際、上部の多結晶ＭＯＳ
トランジスタはＮチャネルトランジスタとする。ところ
が、シリコン多結品薄ＪＩｌｉＭＯＳトランジスタをシ
リコン結晶ＭＯＳトランジスタと比べると、一般に前者
が後者より特性が劣化するが、その程度はＮチャネルト
ランジスタの場合がはなはだしい。
ネルＭＯＳトランジスタは、ソース・ドレインとゲート
電極とが自己整合的に形成されていないので、製造工程
時の目合せマージンを見込む必要がある６また、Ｐチャ
ネル・ＮチャネルＭＯＳトランジスタの特性を揃えるた
めＰチャネル長ｔＮチャネル長よシ大きくしなければな
らないので、積層型に構成する際、上部の多結晶ＭＯＳ
トランジスタはＮチャネルトランジスタとする。ところ
が、シリコン多結品薄ＪＩｌｉＭＯＳトランジスタをシ
リコン結晶ＭＯＳトランジスタと比べると、一般に前者
が後者より特性が劣化するが、その程度はＮチャネルト
ランジスタの場合がはなはだしい。
上記のことから、本発明の目的は、上部のシリコン多結
晶薄膜トランジスタがＰチャネルトランジスタであって
、しかも自己整合的に形成された積層型ＣＭＯＳ半導体
装置金提供することにある。
晶薄膜トランジスタがＰチャネルトランジスタであって
、しかも自己整合的に形成された積層型ＣＭＯＳ半導体
装置金提供することにある。
〔問題点を解決するための手段〕
本発明では、Ｐ型基板に形成されたＮ型ＭＯＳトランジ
スタ上に、Ｐ型ＭＯＳトランジスタを積層する積層型Ｃ
ＭＯＳ半導体装置を対象とする。そして、前記Ｐ型ＭＯ
Ｓトランジスタを、ＮチャネルＭＯＳトランジスタを埋
込、む、共通のゲート電極上のゲート絶縁膜の周縁にお
いて立上がる盤状の凹部を有する絶縁膜の、前記凹部面
上に被着した多結晶シリコン膜に前記凹部な埋める絶縁
膜をマスクとしてイオン注入により形成したライトリ−
ドープトドレイン構造の多結晶薄膜トランジスタとする
ものである。
スタ上に、Ｐ型ＭＯＳトランジスタを積層する積層型Ｃ
ＭＯＳ半導体装置を対象とする。そして、前記Ｐ型ＭＯ
Ｓトランジスタを、ＮチャネルＭＯＳトランジスタを埋
込、む、共通のゲート電極上のゲート絶縁膜の周縁にお
いて立上がる盤状の凹部を有する絶縁膜の、前記凹部面
上に被着した多結晶シリコン膜に前記凹部な埋める絶縁
膜をマスクとしてイオン注入により形成したライトリ−
ドープトドレイン構造の多結晶薄膜トランジスタとする
ものである。
実施例で、詳しく説明するが、ＮチャネルＭＯＳトラン
ジスタを埋込む絶縁膜に設けた凹部を絶縁膜でおおい、
この絶縁１に一イオン注入の１スクとしてイオン注入を
行なうことで、Ｐチャネル多結晶薄膜トランジスタが自
己整合的に形成される。したがって、上部のＭＯＳ）ラ
ンジスタは従来のように、下部のＭＯＳ）ランジスタよ
りチャネタ長を小さくとる必要がなくなる。したがって
、本発明では上部の薄膜トランジスタをＰチャネル下部
トランジスタをＮチャネルとすることが可能になる。
ジスタを埋込む絶縁膜に設けた凹部を絶縁膜でおおい、
この絶縁１に一イオン注入の１スクとしてイオン注入を
行なうことで、Ｐチャネル多結晶薄膜トランジスタが自
己整合的に形成される。したがって、上部のＭＯＳ）ラ
ンジスタは従来のように、下部のＭＯＳ）ランジスタよ
りチャネタ長を小さくとる必要がなくなる。したがって
、本発明では上部の薄膜トランジスタをＰチャネル下部
トランジスタをＮチャネルとすることが可能になる。
以下、図面を参照して本発明の実施例につき説明する。
第１図は第１実施例の縦断面図である。図に示すように
、ｆ拡散層１１ｔ−有するＰ型半導体基板ｌＯの表面の
第１ゲート絶縁膜１２ａを介して、シリコンゲート電極
１３が配置式れて、ＮチャネルＭＯＳトランジスタを形
成する。このＮチャネルＭＯＳトランジスタは、全面を
絶縁膜１４内に埋込まれているが、シリコンゲート電極
１３の上面は第２ゲート絶縁膜１２ｂとなっておシ、こ
の部分を底面とする盤状の凹部が、絶縁膜１４に形成さ
れている。そして、凹部面に、多結晶シリコン膜１５が
凹部周縁まで延在して形成され、さらに、凹部が絶縁膜
１６で埋められている。ＰチャネルＭＯＳトランジスタ
はイオン注入によって形成するが、絶縁膜１６はイオン
住人時のマスクとして働き、シリコンゲート電極１３に
対して、自己整合的に、凹部周壁部には２％ ｐ−拡散
領域１５ｂが、また凹部周縁部にＰ＋拡散領域１５ ａ
が形成され、ＬＤＤ（ライトリドープトドレン）構造の
Ｐチャネル多結晶薄膜トランジスタが形成される。
、ｆ拡散層１１ｔ−有するＰ型半導体基板ｌＯの表面の
第１ゲート絶縁膜１２ａを介して、シリコンゲート電極
１３が配置式れて、ＮチャネルＭＯＳトランジスタを形
成する。このＮチャネルＭＯＳトランジスタは、全面を
絶縁膜１４内に埋込まれているが、シリコンゲート電極
１３の上面は第２ゲート絶縁膜１２ｂとなっておシ、こ
の部分を底面とする盤状の凹部が、絶縁膜１４に形成さ
れている。そして、凹部面に、多結晶シリコン膜１５が
凹部周縁まで延在して形成され、さらに、凹部が絶縁膜
１６で埋められている。ＰチャネルＭＯＳトランジスタ
はイオン注入によって形成するが、絶縁膜１６はイオン
住人時のマスクとして働き、シリコンゲート電極１３に
対して、自己整合的に、凹部周壁部には２％ ｐ−拡散
領域１５ｂが、また凹部周縁部にＰ＋拡散領域１５ ａ
が形成され、ＬＤＤ（ライトリドープトドレン）構造の
Ｐチャネル多結晶薄膜トランジスタが形成される。
次に、第２実施例として、ゲート電極２３ヲ金属（例え
ば、Ｔｉ 、Ｚｒ、Ｗ、Ｍ□、Ｔ１等）の硅化物層２３
ａを多結晶シリコン層２３ｂではさんだ構造としたもの
について、縦断面図を第２図に示す。
ば、Ｔｉ 、Ｚｒ、Ｗ、Ｍ□、Ｔ１等）の硅化物層２３
ａを多結晶シリコン層２３ｂではさんだ構造としたもの
について、縦断面図を第２図に示す。
このゲート電極３は下部のＮチャネルＭＯＳトランジス
タおよび上部の多結晶薄膜トランジスタに対し、いわゆ
るポリサイドゲート電極として機能し、ゲート電極の電
気抵抗値を小きくできる。
タおよび上部の多結晶薄膜トランジスタに対し、いわゆ
るポリサイドゲート電極として機能し、ゲート電極の電
気抵抗値を小きくできる。
以上、説明した様に、本発明は、積層型ＣＭＯＳ半導体
装置において、上部の多結晶ＭＯＳトランジスタを自己
整合ＬＤＤ構造とする事によシ、従来の構造では不可能
で６つ九Ｐチャネル多結晶薄膜ＭＯＳトランジスタを上
部に配置出来、従来構造より、小型で高性能の半導体装
置を実現出来る効果がある。
装置において、上部の多結晶ＭＯＳトランジスタを自己
整合ＬＤＤ構造とする事によシ、従来の構造では不可能
で６つ九Ｐチャネル多結晶薄膜ＭＯＳトランジスタを上
部に配置出来、従来構造より、小型で高性能の半導体装
置を実現出来る効果がある。
第１図は本発明の第１実施例の縦断面図、第２図は第２
実施例の縦断面図、第３図は従来例の縦断面図である。 １０・・・Ｐ型半導体基板、１１・・・虻拡散層、１２
ａ、１２ｂ・・・第１．第２ゲート絶縁膜、１３・・・
シリコンゲート電極、 １４・・・絶縁膜、１５・・・多結晶シリコン膜、１５
ａ・・・Ｐ＋拡散領域、 １５ ｂ・・・Ｐ−Ｐ−拡
散領域、１６・・・絶縁膜、 ｎ・・・ゲート
電極、Ｚ３ａ・・・金属硅化物層、２３ｂ・・・多結晶
シリコン層。
実施例の縦断面図、第３図は従来例の縦断面図である。 １０・・・Ｐ型半導体基板、１１・・・虻拡散層、１２
ａ、１２ｂ・・・第１．第２ゲート絶縁膜、１３・・・
シリコンゲート電極、 １４・・・絶縁膜、１５・・・多結晶シリコン膜、１５
ａ・・・Ｐ＋拡散領域、 １５ ｂ・・・Ｐ−Ｐ−拡
散領域、１６・・・絶縁膜、 ｎ・・・ゲート
電極、Ｚ３ａ・・・金属硅化物層、２３ｂ・・・多結晶
シリコン層。
Claims (1)
- Ｐ型基板に形成されたＮチャネルＭＯＳトランジスタ上
に、ＰチャネルＭＯＳトランジスタを積層したＣＭＯＳ
半導体装置において、前記ＰチャネルＭＯＳトランジス
タが、前記ＮチャネルＭＯＳトランジスタを埋込む、共
通のゲート電極上のゲート絶縁膜の周縁において立上が
る盤状の凹部を有する絶縁膜の、前記凹部面上に被着し
た多結晶シリコン膜に前記凹部を埋める絶縁膜をマスク
としてイオン注入により形成したライトリードープトド
レイン構造の多結晶薄膜トランジスタであることを特徴
とする積層型ＣＭＯＳ半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62094419A JPS63260162A (ja) | 1987-04-17 | 1987-04-17 | 積層型ｃｍｏｓ半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62094419A JPS63260162A (ja) | 1987-04-17 | 1987-04-17 | 積層型ｃｍｏｓ半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63260162A true JPS63260162A (ja) | 1988-10-27 |
Family
ID=14109716
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62094419A Pending JPS63260162A (ja) | 1987-04-17 | 1987-04-17 | 積層型ｃｍｏｓ半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63260162A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0510380A2 (en) * | 1991-04-23 | 1992-10-28 | Mitsubishi Denki Kabushiki Kaisha | A thin film field effect device having an LDD structure and a method of manufacturing such a device |
| EP0513644A2 (en) * | 1991-05-09 | 1992-11-19 | Mitsubishi Denki Kabushiki Kaisha | Field effect thin film transistor and method of manufacturing the same |
| US5283455A (en) * | 1991-08-09 | 1994-02-01 | Mitsubishi Denki Kabushiki Kaisha | Thin film field effect element having an LDD structure |
| US5418393A (en) * | 1993-11-29 | 1995-05-23 | Motorola, Inc. | Thin-film transistor with fully gated channel region |
| US5536951A (en) * | 1993-06-24 | 1996-07-16 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having thin film transistor with diffusion preventing layer |
| US5554548A (en) * | 1992-03-31 | 1996-09-10 | Sgs-Thomson Microelectronics, Inc. | Method of fabricating a one-sided polysilicon thin film transistor |
-
1987
- 1987-04-17 JP JP62094419A patent/JPS63260162A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0510380A2 (en) * | 1991-04-23 | 1992-10-28 | Mitsubishi Denki Kabushiki Kaisha | A thin film field effect device having an LDD structure and a method of manufacturing such a device |
| EP0513644A2 (en) * | 1991-05-09 | 1992-11-19 | Mitsubishi Denki Kabushiki Kaisha | Field effect thin film transistor and method of manufacturing the same |
| US5382807A (en) * | 1991-05-09 | 1995-01-17 | Mitsubishi Denki Kabushiki Kaisha | Field effect thin film transistor and static-type semiconductor memory device provided with memory cell having complementary field effect transistor and method of manufacturing the same |
| US5283455A (en) * | 1991-08-09 | 1994-02-01 | Mitsubishi Denki Kabushiki Kaisha | Thin film field effect element having an LDD structure |
| US5554548A (en) * | 1992-03-31 | 1996-09-10 | Sgs-Thomson Microelectronics, Inc. | Method of fabricating a one-sided polysilicon thin film transistor |
| US5536951A (en) * | 1993-06-24 | 1996-07-16 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having thin film transistor with diffusion preventing layer |
| US5418393A (en) * | 1993-11-29 | 1995-05-23 | Motorola, Inc. | Thin-film transistor with fully gated channel region |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH06326306A (ja) | Ｍｏｓトランジスタおよびその製造方法 | |
| JPH0228270B2 (ja) | ||
| US5320976A (en) | Method for manufacturing VLSI semiconductor device | |
| JPS63260162A (ja) | 積層型ｃｍｏｓ半導体装置 | |
| JP2667465B2 (ja) | 半導体装置 | |
| JPH02130872A (ja) | ポリシリコントランジスタの製造方法 | |
| JP2767413B2 (ja) | 薄膜トランジスタ及びその製造方法 | |
| US10777558B1 (en) | CMOS-based integrated circuit products with isolated P-wells for body-biasing transistor devices | |
| JP3028552B2 (ja) | 薄膜トランジスタ及びその製造方法 | |
| JPH01764A (ja) | 半導体装置 | |
| JPH0341479Y2 (ja) | ||
| JP2000188342A (ja) | 半導体装置及びその製造方法 | |
| JPS62136869A (ja) | 半導体記憶装置 | |
| JPH04221856A (ja) | 半導体装置 | |
| JPS61263257A (ja) | 半導体装置 | |
| JPH04234165A (ja) | 半導体記憶装置 | |
| JPS62224076A (ja) | 半導体集積回路装置 | |
| JP3158531B2 (ja) | Ｔｆｔ負荷型スタティックｒａｍ | |
| JP2638685B2 (ja) | 半導体装置及びその製造方法 | |
| JPH02105576A (ja) | 電界効果トランジスタ | |
| JPH06181312A (ja) | 半導体装置及びその製造方法 | |
| JPH03159173A (ja) | 半導体集積回路装置の製造方法 | |
| JPS627152A (ja) | 半導体メモリ | |
| JPH0536920A (ja) | 半導体メモリ | |
| JPH1117026A (ja) | 半導体記憶装置 |