JPH04221856A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH04221856A JPH04221856A JP2413392A JP41339290A JPH04221856A JP H04221856 A JPH04221856 A JP H04221856A JP 2413392 A JP2413392 A JP 2413392A JP 41339290 A JP41339290 A JP 41339290A JP H04221856 A JPH04221856 A JP H04221856A
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- polycrystalline silicon
- oxide film
- region
- diffusion region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 10
- 238000009792 diffusion process Methods 0.000 claims description 21
- 239000010408 film Substances 0.000 abstract description 31
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 19
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 abstract description 5
- 229910052796 boron Inorganic materials 0.000 abstract description 5
- 238000002513 implantation Methods 0.000 abstract description 3
- 238000005530 etching Methods 0.000 abstract description 2
- 239000010409 thin film Substances 0.000 abstract description 2
- 239000010410 layer Substances 0.000 description 13
- 239000011229 interlayer Substances 0.000 description 7
- 239000000758 substrate Substances 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 2
- 229910021342 tungsten silicide Inorganic materials 0.000 description 2
- 235000004522 Pentaglottis sempervirens Nutrition 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は半導体装置のデバイス
構造、特にＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉ
ｓｔｏｒ） を用いて構成されたものに関するものであ
る。
構造、特にＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉ
ｓｔｏｒ） を用いて構成されたものに関するものであ
る。
【０００２】
【従来の技術】図２は従来のＴＦＴを用いたＣＭＯＳ型
ＳＲＡＭのメモリセル断面図である。図において、１は
シリコン基板、３はＮチャネルトランジスタ用のゲート
酸化膜２を介して形成されたゲート電極、４は上記半導
体基板１に形成されたＮ＋ 拡散領域、５は層間絶縁膜
、６はＰチャネルトランジスタ用のゲート電極、７はゲ
ート酸化膜、８はＰ＋ 拡散領域、９はＰチャネル領域
、１０は上記Ｐ＋ 拡散領域８とＮ＋ 拡散領域４とを
接続するコンタクト領域であり、上記Ｐ＋ 拡散領域８
，Ｐチャネル領域９とで動作層を形成している。
ＳＲＡＭのメモリセル断面図である。図において、１は
シリコン基板、３はＮチャネルトランジスタ用のゲート
酸化膜２を介して形成されたゲート電極、４は上記半導
体基板１に形成されたＮ＋ 拡散領域、５は層間絶縁膜
、６はＰチャネルトランジスタ用のゲート電極、７はゲ
ート酸化膜、８はＰ＋ 拡散領域、９はＰチャネル領域
、１０は上記Ｐ＋ 拡散領域８とＮ＋ 拡散領域４とを
接続するコンタクト領域であり、上記Ｐ＋ 拡散領域８
，Ｐチャネル領域９とで動作層を形成している。
【０００３】次に製造方法について説明する。シリコン
基板１上にＮチャネルトランジスタ用のゲート酸化膜２
及びゲート電極３を形成する。上記ゲート酸化膜２は膜
厚１５０オングストローム程度のシリコンの熱酸化膜、
ゲート電極３は２０００オングストローム程度の多結晶
シリコンと１５００オングストローム程度のタングステ
ンシリサイドよりなる。
基板１上にＮチャネルトランジスタ用のゲート酸化膜２
及びゲート電極３を形成する。上記ゲート酸化膜２は膜
厚１５０オングストローム程度のシリコンの熱酸化膜、
ゲート電極３は２０００オングストローム程度の多結晶
シリコンと１５００オングストローム程度のタングステ
ンシリサイドよりなる。
【０００４】次にゲート電極３に対し、セルフ・アライ
ンでＮ＋ 拡散領域４を基板表面に形成する。Ｎ＋ 拡
散領域４はリンと砒素の２重注入により形成される。
ンでＮ＋ 拡散領域４を基板表面に形成する。Ｎ＋ 拡
散領域４はリンと砒素の２重注入により形成される。
【０００５】次にゲート電極３上に１５００オングスト
ローム程度のＣＶＤ酸化膜を用いて層間絶縁膜５を形成
した後、２０００オングストローム程度の多結晶シリコ
ンを層間絶縁膜５上に形成してＰチャネルトランジスタ
用のゲート電極６を形成する。
ローム程度のＣＶＤ酸化膜を用いて層間絶縁膜５を形成
した後、２０００オングストローム程度の多結晶シリコ
ンを層間絶縁膜５上に形成してＰチャネルトランジスタ
用のゲート電極６を形成する。
【０００６】次に薄膜化したＣＶＤ酸化膜を用いてゲー
ト酸化膜７を形成した後、多結晶シリコンによりＰチャ
ネル領域９及びボロン注入等によりＰ＋ 拡散領域８を
形成する。また層間絶縁膜５を一部除去することにより
、Ｐ＋ 拡散領域８とＮ＋ 拡散領域４を結ぶコンタク
ト領域１０を形成する。
ト酸化膜７を形成した後、多結晶シリコンによりＰチャ
ネル領域９及びボロン注入等によりＰ＋ 拡散領域８を
形成する。また層間絶縁膜５を一部除去することにより
、Ｐ＋ 拡散領域８とＮ＋ 拡散領域４を結ぶコンタク
ト領域１０を形成する。
【０００７】
【発明が解決しようとする課題】従来のＴＦＴを用いた
半導体装置のは以上のように構成されているので、多結
晶シリコン層が３層必要となり、上下方向の段差も大き
く回路上の配線も複雑となるという問題点があった。ま
た上下方向の段差をなくすために平面的にトランジスタ
を構成するとメモリサイズが大きくなるという問題点が
あった。
半導体装置のは以上のように構成されているので、多結
晶シリコン層が３層必要となり、上下方向の段差も大き
く回路上の配線も複雑となるという問題点があった。ま
た上下方向の段差をなくすために平面的にトランジスタ
を構成するとメモリサイズが大きくなるという問題点が
あった。
【０００８】この発明は上記のような問題点を解消する
ためになされたもので、多結晶シリコン層を減らし、配
線構造を簡易化するとともに、メモリサイズの増大をき
たさない半導体装置を得ることを目的とする。
ためになされたもので、多結晶シリコン層を減らし、配
線構造を簡易化するとともに、メモリサイズの増大をき
たさない半導体装置を得ることを目的とする。
【０００９】
【課題を解決するための手段】この発明に係る半導体装
置は、ＴＦＴを構成するゲート電極の側壁面上にゲート
酸化膜を介して多結晶シリコンよりなる動作層を配置し
たものである。
置は、ＴＦＴを構成するゲート電極の側壁面上にゲート
酸化膜を介して多結晶シリコンよりなる動作層を配置し
たものである。
【００１０】
【作用】この発明においては、ＴＦＴのゲート電極側壁
面上に動作層が形成されているため、多結晶シリコン層
による段差が減少しまた、メモリセルサイズが増大する
こともない。
面上に動作層が形成されているため、多結晶シリコン層
による段差が減少しまた、メモリセルサイズが増大する
こともない。
【００１１】
【実施例】図１（ａ） は本発明の一実施例によるＴＦ
Ｔを用いたＣＭＯＳ型ＳＲＡＭのメモリセルの断面図、
図１（ｂ） はその鳥瞰図である。図において、図２と
同一符号は同一または相当部分を示し、１１はＴＦＴの
ゲート電極側壁部の多結晶シリコン層である。
Ｔを用いたＣＭＯＳ型ＳＲＡＭのメモリセルの断面図、
図１（ｂ） はその鳥瞰図である。図において、図２と
同一符号は同一または相当部分を示し、１１はＴＦＴの
ゲート電極側壁部の多結晶シリコン層である。
【００１２】次に製造方法について説明する。シリコン
基板１上に、従来と同様にしてＮチャネルトランジスタ
用のゲート酸化膜２及びゲート電極３を形成する。ゲー
ト酸化膜２は膜厚１５０オングストローム程度のシリコ
ンの熱酸化膜、ゲート電極３は２０００オングストロー
ム程度の多結晶シリコンと１５００オングストローム程
度のタングステンシリサイドよりなる。
基板１上に、従来と同様にしてＮチャネルトランジスタ
用のゲート酸化膜２及びゲート電極３を形成する。ゲー
ト酸化膜２は膜厚１５０オングストローム程度のシリコ
ンの熱酸化膜、ゲート電極３は２０００オングストロー
ム程度の多結晶シリコンと１５００オングストローム程
度のタングステンシリサイドよりなる。
【００１３】次にゲート電極３に対し、セルフ・アライ
ンでＮ＋ 拡散領域４を基板１表面に形成する。Ｎ＋
拡散領域４はリンと砒素の２重注入により形成される。
ンでＮ＋ 拡散領域４を基板１表面に形成する。Ｎ＋
拡散領域４はリンと砒素の２重注入により形成される。
【００１４】次にゲート電極３上に１５００オングスト
ローム程度のＣＶＤ酸化膜を用いて層間絶縁膜５を形成
した後、２０００オングストローム程度の多結晶シリコ
ンを層間絶縁膜５上に形成してＰチャネルトランジスタ
用のゲート電極６を形成する。
ローム程度のＣＶＤ酸化膜を用いて層間絶縁膜５を形成
した後、２０００オングストローム程度の多結晶シリコ
ンを層間絶縁膜５上に形成してＰチャネルトランジスタ
用のゲート電極６を形成する。
【００１５】次にＰチャネルトランジスタ用のゲート電
極６を酸化しゲート電極６の両側壁面上にゲート酸化膜
７を形成する。
極６を酸化しゲート電極６の両側壁面上にゲート酸化膜
７を形成する。
【００１６】次に多結晶シリコンをデポした後、異方性
エッチングを行うことによりゲート電極６の側壁面上に
多結晶シリコン層１１を形成する。この多結晶シリコン
層１１のＰ＋ 拡散領域８はボロンを注入することによ
り形成され、多結晶シリコン層１１のボロンを注入され
ない領域がＰチャネル領域９となる。
エッチングを行うことによりゲート電極６の側壁面上に
多結晶シリコン層１１を形成する。この多結晶シリコン
層１１のＰ＋ 拡散領域８はボロンを注入することによ
り形成され、多結晶シリコン層１１のボロンを注入され
ない領域がＰチャネル領域９となる。
【００１７】次に作用効果について説明する。以上のよ
うにしてＴＦＴのＰチャネル領域９，Ｐ＋ 拡散領域８
からなる動作層を、ゲート電極６の側壁面上にゲート酸
化膜７を介して形成することで、従来のゲート電極６上
部に酸化膜７を介して拡散領域８，チャネル領域９を形
成する構造のものに比べ、多結晶シリコン層１段分段差
を減らすことができ、またメモリセルサイズは従来のも
のと同等のサイズに保つことができ、さらに配線構造も
簡易化することができる。なお図１（ｂ） はコンタク
領域１０は省略してある。
うにしてＴＦＴのＰチャネル領域９，Ｐ＋ 拡散領域８
からなる動作層を、ゲート電極６の側壁面上にゲート酸
化膜７を介して形成することで、従来のゲート電極６上
部に酸化膜７を介して拡散領域８，チャネル領域９を形
成する構造のものに比べ、多結晶シリコン層１段分段差
を減らすことができ、またメモリセルサイズは従来のも
のと同等のサイズに保つことができ、さらに配線構造も
簡易化することができる。なお図１（ｂ） はコンタク
領域１０は省略してある。
【００１８】
【発明の効果】以上のように、この発明に係る半導体装
置によれば、ゲート電極の側壁面上に、ゲート絶縁膜を
介してソース／ドレイン拡散領域及びチャネル領域から
なる動作層を形成したので、トランジスタの上下方向の
厚みが小さくなり、これを用いてＣＭＯＳ型ＳＲＡＭ等
を構成した場合、メモリサイズを増大することなく上下
方向の段差を低減することができ、またその配線構造も
簡易なものとすることができるという効果がある。
置によれば、ゲート電極の側壁面上に、ゲート絶縁膜を
介してソース／ドレイン拡散領域及びチャネル領域から
なる動作層を形成したので、トランジスタの上下方向の
厚みが小さくなり、これを用いてＣＭＯＳ型ＳＲＡＭ等
を構成した場合、メモリサイズを増大することなく上下
方向の段差を低減することができ、またその配線構造も
簡易なものとすることができるという効果がある。
【図１】この発明の一実施例によるＴＦＴを用いたＣＭ
ＯＳ型ＳＲＡＭのメモリセルを説明するための図である
。
ＯＳ型ＳＲＡＭのメモリセルを説明するための図である
。
【図２】従来のＴＦＴを用いたＣＭＯＳ型ＳＲＡＭのメ
モリセルを説明するための図である。
モリセルを説明するための図である。
１ シリコン基板
２ Ｎチャネルトランジスタ用のゲート酸化膜３
ゲート電極 ４ Ｎ＋ 拡散領域 ５ 層間絶縁膜 ６ Ｐチャネルトランジスタ用のゲート電極７
ゲート酸化膜 ８ Ｐ＋ 拡散領域 ９ Ｐチャネル領域 １０ コンタクト領域
ゲート電極 ４ Ｎ＋ 拡散領域 ５ 層間絶縁膜 ６ Ｐチャネルトランジスタ用のゲート電極７
ゲート酸化膜 ８ Ｐ＋ 拡散領域 ９ Ｐチャネル領域 １０ コンタクト領域
Claims (1)
- 【請求項１】 ソース／ドレイン拡散領域とその間の
チャネル領域とからなる動作層と、上記ソース／ドレイ
ン拡散領域間を流れる電流を制御するゲート電極とを備
えた半導体装置において、上記動作層を絶縁膜を介して
上記ゲート電極側壁面上に配置したことを特徴とする半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2413392A JP2659619B2 (ja) | 1990-12-21 | 1990-12-21 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2413392A JP2659619B2 (ja) | 1990-12-21 | 1990-12-21 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04221856A true JPH04221856A (ja) | 1992-08-12 |
| JP2659619B2 JP2659619B2 (ja) | 1997-09-30 |
Family
ID=18522047
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2413392A Expired - Lifetime JP2659619B2 (ja) | 1990-12-21 | 1990-12-21 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2659619B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05283700A (ja) * | 1991-05-27 | 1993-10-29 | Nec Corp | 半導体装置 |
| JPH07231095A (ja) * | 1994-02-01 | 1995-08-29 | Lg Semicon Co Ltd | 薄膜トランジスタの製造方法 |
-
1990
- 1990-12-21 JP JP2413392A patent/JP2659619B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05283700A (ja) * | 1991-05-27 | 1993-10-29 | Nec Corp | 半導体装置 |
| JPH07231095A (ja) * | 1994-02-01 | 1995-08-29 | Lg Semicon Co Ltd | 薄膜トランジスタの製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2659619B2 (ja) | 1997-09-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6882006B2 (en) | Semiconductor device and method of manufacturing the same | |
| EP0510380B1 (en) | A thin film field effect device having an LDD structure and a method of manufacturing such a device | |
| JPH0521726A (ja) | ＢｉＣＭＯＳ装置及びその製造方法 | |
| JP2921468B2 (ja) | 半導体メモリ装置 | |
| JPH06252359A (ja) | 半導体装置の製造方法 | |
| JPH0653440A (ja) | 半導体メモリ装置の薄膜トランジスタおよびその製造方法 | |
| US6184070B1 (en) | Thin film transistor and method of manufacturing the same | |
| JPH06275724A (ja) | 半導体装置およびその製造方法 | |
| US5674770A (en) | Method of fabricating an SRAM device with a self-aligned thin film transistor structure | |
| JPH02130872A (ja) | ポリシリコントランジスタの製造方法 | |
| JP2884504B2 (ja) | Ｃｍｏｓ素子の構造及びその製造方法 | |
| KR100240682B1 (ko) | 반도체장치의 제조방법 | |
| JPH04221856A (ja) | 半導体装置 | |
| JPS63260162A (ja) | 積層型ｃｍｏｓ半導体装置 | |
| JPH10163338A (ja) | 半導体装置とその製造方法 | |
| KR0170311B1 (ko) | 스태틱 랜덤 억세스 메모리 및 그 제조방법 | |
| JPH02122522A (ja) | 半導体装置とその製造方法 | |
| JPH0794721A (ja) | 半導体装置及びその製造方法 | |
| JP3028552B2 (ja) | 薄膜トランジスタ及びその製造方法 | |
| JP2004534401A (ja) | 異なる厚みのゲート酸化物を有する複数のｍｏｓトランンジスタを備えた半導体装置の製造方法 | |
| JP3039475B2 (ja) | 半導体装置およびその製造方法 | |
| JPH04321271A (ja) | 半導体装置 | |
| JP3158531B2 (ja) | Ｔｆｔ負荷型スタティックｒａｍ | |
| JP2002033485A (ja) | Ｔｆｔ型液晶表示装置およびその製造方法 | |
| JP2001257346A (ja) | 半導体集積回路装置 |