KR100240682B1 - 반도체장치의 제조방법 - Google Patents

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Abstract

본 발명은 두꺼운 게이트산화막을 갖는 비살라사이드 금속게이트(non-salicide metal gate) 및 얇은 게이트산화막을 갖는 살리사이드게이트(salicide gate)를 하나의 칩에 동시에 구현하는 방법에 관한 것으로서 셀의 게이트산화막의 신뢰성과 졍션에서의 누설(junction leakage) 현상의 감소와 워드라인의 저항감소 그리고 주변(peri)소자의 성능향상에 적당하도록한 반도체장치의 트렌지스터 제조방법을 제공한다.
이에 따른 본 발명은 셀부와 페리부가 정의되어 있는 제 1 도전형 반도체 기판 상에 소자 격리용 트렌치와 채널을 형성하는 단계와, 트렌치를 절연물질로 충전시키는 단계와, 기판의 표면에 제 1 게이트절연막 두껍게 형성하는 단계와, 제 1 게이트절연막 위에 제 1 도전층을 형성하는 단계와, 제 1 도전층 위에 제 1 금속장벽막/ 제 2 금속막/ 제 1 절연막을 차례로 형성하는 단계와, 제 1 게이트와 제 2 게이트 형성부위에 제 1 식각보호패턴을 형성하여 제 1 식각보호패턴으로 보호되지 아니하는 부위의 제 1 절연막/ 제 2 금속막/ 제 1 금속장벽막/ 제 1 도전층 그리고 제 1 게이트절연막을 제거하여 잔류한 상기 제 2 금속막/제 1 금속장벽막/제 1 도전층으로 이루어진 제 1 게이트를 형성하는 단계와, 제 1 식각보호패턴을 제거하는 단계와, 기판의 전면에 제 1 층간절연층을 두껍게 형성한 다음 제 1 층간절연층의 표면을 평탄화시키는 단계와, 제 2 게이트 형성자리에 형성된 제 1 게이트 및 그 위에 잔류한 제 1 절연막을 제거하여 제 1 층간절연막에 공간을 형성하는 단계와, 제 2 게이트절연막을 공간의 노출된 기판표면에 형성하는 단계와, 제 2 도전형 제 2 도전층을 공간에 매립하여 제 2 게이트를 형성하는 단계와, 잔류한 제 1 층간절연층을 제거하는 단계와, 제 1 게이트와 제 2 게이트를 마스크로 이용한 이온주입을 실시하여 소스/드레인 졍션을 형성하는 단계와, 페리부의 노출된 제 2 게이트의 표면 및 노출된 기판의 표면에 자기정렬된 살리사이드층을 형성하는 단계로 이루어진 공정을 구비한다.

Description

반도체장치의 제조방법
본 발명은 반도체장치의 제조방법에 관한 것으로서 특히, 두꺼운 게이트산화막을 갖는 비살라사이드 금속게이트(non-salicide metal gate) 및 얇은 게이트산화막을 갖는 살리사이드게이트(salicide gate)를 하나의 칩에 동시에 구현하는 방법에 관한 것으로서 셀의 게이트산화막의 신뢰성과 졍션에서의 누설(junction leakage) 현상의 감소와 워드라인의 저항감소 그리고 주변(peri)소자의 성능향상에 적당하도록한 반도체장치의 트렌지스터 제조방법에 관한 것이다.
최근에 화상, 음성 및 문자 등을 동시에 표현하는 멀티미디어(multimedia) 등과 같은 시스템(system)은 다양하고 복잡하며 향상된 기능을 가지면서 소형화 및 경량화가 요구되고 있다. 이와 같이 요구를 충족시키기 위해서는 시스템을 구성하는 서로 다른 기능을 갖는 반도체회로들을 통합하여 동일한 칩에 형성하는 1칩(one chip)화 하는 기술이 개발되고 있다.
1칩화된 반도체회로는 서로 다른 기능을 가지며 서로 다른 전원에서 동작하는 다수의 회로가 동일한 반도체기판에 본래의 기능과 성능이 유지되도록 형성되어야 한다. 즉, 동일한 반도체기판 상에 서로 다른 구동 전압을 갖는 트랜지스터의 구성이 필요하며, 이를 구현하기 위해서는 소자들의 문턱전압(threshold voltage)을 서로 다르도록 조절하여야 한다.
반도체소자의 입력/출력단자 부위와 실질적으로 로직(logic)이 동작하는 코아(core) 부위의 동작전압이 각기 다르게 요구되는 경우의 제품에 대하여 듀알 게이트산화막 형성공정으로 그 요구를 충족시키는데 본 발명에서는 상술한 공정을 단일공정으로 단순화하면서 로직에서 필요로하는 저 저항과 고속 소자를 구현하는데 그 목적이 있다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체장치의 소자 제조공정 단면도이다.
도 1a에 있어서, 실리콘 기판(1) 표면에 모스전계효과트렌지스터(MOSFET) 제조공정으로서 소자 격리용 트렌치(2)를 형성한 다음 문턱전압을 조절하기 위하여 이온주입 등의 방법으로 채널을 형성한다. 그리고 트렌치 부위에 필드산화막을 증착한 다음 평탄화공정 등을 수행하여 기판(1)의 전표면에 토폴로지를 균일하게 만든 후 제 1 게이트산화막(3)을 노출된 기판(1)을 열산화시켜 두껍게 형성한다. 그리고 게이트 산화막(2)을 열산화시켜 두껍게 성장시킨 후 다시 그(2) 위에 불순물이 도핑된 게이트 형성용 제 1 폴리실리콘층(4)을 증착하여 형성한다.
도 1b에 있어서, 제 1 폴리실리콘층(4) 위에 포토레지스트를 도포한 다음 셀부의 게이트를 형성하기 위한 마스크를 이용하여 사진공정으로 제 1 포토레지스트패턴(5)을 형성한다. 그리고 포토레지스트패턴(5)으로 보호되지 아니하는 부위의 제 1 폴리실리콘층(4) 및 제 1 게이트산화막(3)을 제거하여 기판(1)과 트렌치(2)의 표면을 다시 노출시킨다.
도 1c에 있어서, 제 1 포토레지스트패턴을 제거한 다음 열산화공정을 실시하여 노출된 기판(1)의 표면과 노출된 제 1 게이트(4)의 표면에 제 2 게이트산화막(6)을 얇게성장시켜 형성한다. 따라서 페리부위의 노출된 기판 표면에는 얇은 제 2 게이트산화막(6)이 형성된다.
그리고 제 2 게이트산화막(6)의 위에 불순물이 도핑된 제 2 폴리실리콘층(7)을 증착하여 형성한다. 이는 페리부위의 제 2 게이트를 형성하기 위해서이다.
도 1d에 있어서, 제 2 게이트 형성용마스크를 이용한 사진공정을 실시하여 페리부에 제 2 포토레지스트패턴(8)을 형성한 다음 제 2 게이트산화막(6)을 식각정지층으로 이용한 건식식각을 실시하여 제 2 게이트(7)를 형성한 다음 제 1 게이트(4)와 제 2 게이트(7)로 보호되지 아니하는 제 2 게이트절연막(6)과 제 1 게이트(4)의 표면에 형성된 산화막(6)을 동시에 제거한다.
이후 게이트를 마스크로 이용한 이온주입 등의 공정을 거쳐 소스/드레인을 형성한 다음 층간절연막을 형성하고 배선공정 등을 실시하여 듀알게이트 구조를 갖는 반도체 소자를 완성한다.
상술한 바와 같이 종래의 기술에서는 듀알 게이트산화막 구조의 실현은 가능하지만 셀부와 페리부의 게이트 및 소스/드레인의 구조를 다르게 실현할 방법이 없기 때문에 이후 살리사이드막을 소스/드레인 전극에 사용할때 셀 부위의 자기정렬(self aligned)된 콘택홀의 형성이 곤란하며 또한 소스/드레인 졍션에서의 누설(leakage)현상도 증가하는 문제가 있다.
본 발명의 목적은 동일한 칩 내에 구동 전압이 서로 다른 소자를 형성하는데 있어서 두꺼운 게이트산화막을 갖는 비살라사이드 금속게이트(non-salicide metal gate) 및 얇은 게이트산화막을 갖는 살리사이드게이트(salicide gate)를 하나의 칩에 동시에 구현하는 반도체장치의 제조방법을 제공함에 있다.
상기 목적들을 달성하기 위한 본 발명에 따른 반도체장치의 소자형성방법은, 셀부와 페리부가 정의되어 있는 제 1 도전형 반도체 기판 상에 소자 격리용 트렌치와 채널을 형성하는 단계와, 트렌치를 절연물질로 충전시키는 단계와, 기판의 표면에 제 1 게이트절연막 두껍게 형성하는 단계와, 제 1 게이트절연막 위에 제 1 도전층을 형성하는 단계와, 제 1 도전층 위에 제 1 금속장벽막/ 제 2 금속막/ 제 1 절연막을 차례로 형성하는 단계와, 제 1 게이트와 제 2 게이트 형성부위에 제 1 식각보호패턴을 형성하여 제 1 식각보호패턴으로 보호되지 아니하는 부위의 제 1 절연막/ 제 2 금속막/ 제 1 금속장벽막/ 제 1 도전층 그리고 제 1 게이트절연막을 제거하여 잔류한 상기 제 2 금속막/제 1 금속장벽막/제 1 도전층으로 이루어진 제 1 게이트를 형성하는 단계와, 제 1 식각보호패턴을 제거하는 단계와, 기판의 전면에 제 1 층간절연층을 두껍게 형성한 다음 제 1 층간절연층의 표면을 평탄화시키는 단계와, 제 2 게이트 형성자리에 형성된 제 1 게이트 및 그 위에 잔류한 제 1 절연막을 제거하여 제 1 층간절연막에 공간을 형성하는 단계와, 제 2 게이트절연막을 공간의 노출된 기판표면에 형성하는 단계와, 제 2 도전형 제 2 도전층을 공간에 매립하여 제 2 게이트를 형성하는 단계와, 잔류한 제 1 층간절연층을 제거하는 단계와, 제 1 게이트와 제 2 게이트를 마스크로 이용한 이온주입을 실시하여 소스/드레인 졍션을 형성하는 단계와, 페리부의 노출된 제 2 게이트의 표면 및 노출된 기판의 표면에 자기정렬된 살리사이드층을 형성하는 단계로 이루어진 공정을 구비한다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체장치의 제조공정단면도
도 2a 내지 도 2e는 본 발명에 따른 반도체장치의 제조공정 단면도
본 발명은 듀알 게이트산화막을 단일공정으로 구현한다. 즉 셀부와 페리부의 게이트산화막을 차별화하여 두께가 서로 상이한 게이트산화막을 갖는 트렌지스터를 제조할 수 있다.
일반적으로 로직(logic)의 경우 입출력부위와 메인 코아(main core) 부위의 동작전압을 다르게 하여 설계되고 시스템 경우에서도 그와 같이 요구하는 경향이 커지고 있다. 이는 데이타의 입출력시 외부전압을 그대로 수용하여 로직을 동작시키고 메인 코아에서는 낮은 전압으로 동작시키려는 의도때문이다. 따라서 이에따른 게이트산화막의 항복전압(breakdown voltage)과 문턱전압(threshold voltage)의 문제가 제기되는데 이를 위하여 듀알 게이트산화막 형성공정을 사용한다. 이와는 별도로 로직에서 아날로그신호를 구현하는 방법으로 이중폴리실리콘 형성공정이 널리 사용된다. 상술한 요구를 동시에 충족시키는 공정이 본 발명의 의의이다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 2a 내지 도 2e는 본 발명에 따른 반도체장치의 소자제조공정 단면도이다.
도 2a에 있어서, 셀부와 페리부가 정의되어 있는 제 1 도전형 실리콘 기판(21) 상에 소자격리를 위한 모스전계효과트렌지스터(MOSFET) 제조공정의 일환으로 소자 격리용 트렌치(22)를 형성한 다음 문턱전압을 조절하기 위하여 이온주입 등의 방법으로 채널을 형성한다. 그리고 트렌치 부위에 필드산화막을 증착한 다음 평탄화공정 등을 수행하여 기판(21)의 전표면에 토폴로지를 균일하게 만든 후 제 1 게이트산화막(23)을 노출된 기판(21)을 열산화시켜 두껍게 형성한다. 그리고 제 1 게이트산화막(22) 위에 불순물이 도핑된 게이트 형성용 제 1 폴리실리콘층(24)을 증착하여 형성한다. 그리고 다시 그(24) 위에 TiN 막(25), 텅스텐막(26), 제 1 질화막(27)을 차례로 증착하여 형성한 후 포토레지스트를 제 1 질화막(27) 위에 도포한 다음 사진공정을 실시하여 셀부의 제 1 트렌지스터형성을 위한 제 1 포토레지스트패턴(28)을 형성한다. 이때 텅스텐 대신 티타늄을 증착하여 사용할 수있다. 그리고 상기 제 1 포토레지스트패턴(28)으로 보호되지 아니하는 부위의 제 1 질화막(27), 텅스텐막(26), TiN 막(25), 제 1 폴리실리콘층(24), 제 1 게이트산화막(23)을 제거하여 두꺼운 게이트산화막(23)을 가지며 잔류한 텅스텐막(26), TiN 막(25) 그리고 제 1 폴리실리콘층(24)으로 이루어진 제 1 게이트(26, 25, 24)를 형성한다. 이때 제 1 게이트(26, 25, 24)가 형성되지 아니하는 부위의 기판(21) 표면은 다시 노출되고 또한 제 1 게이트의 측면도 노출되며, 셀부의 제 1 게이트(24, 25, 26) 형성과 더불어 페리부에도 제 1 게이트와 동일한 패턴을 갖는 게이트가 형성되었으나 이는 이후 공정에서 제거되고 그 위치에 얇은 게이트산화막을 갖는 제 2 게이트가 형성된다. 또한 텅스텐막(26)은 게이트의 전압을 감소시키기 위해서 형성하며 TiN(25) 막은 텅스텐의 폴리실리콘층으로의 확산을 방지하기 위한 금속장벽층 내지는 확산방지층으로 이용하기 위하여 형성한다.
도 2b에 있어서, 잔류한 제 1 포토레지스트패턴을 제거한 다음 제 1 게이트(24, 25, 26) 형성으로 인한 기판표면상의 단차를 줄이고 페리부에 형성된 두꺼운 게이트산화막을 갖는 제 1 게이트 등을 제거하기 위하여 기판(21)의 전면에 PETEOS(plasma enhanced tetraethyldrthosilicate)로 제 1 층간절연층(30)을 두껍게 증착한다. 이때의 증착 두께는 제 1 게이트(24, 25, 26) 상부에 잔류한 제 1 질화막(27)을 충분히 덮을 수 있도록두껍게 형성하고 USG, PSG 또는 HDP 를 사용할 수 있다. 그리고 제 1 층간절연층(30) 표면을 씨엠피(CMP) 방법으로 평탄화시켜 토포그라피를 균일하게 한 다음 페리부의 제 2 게이트 형성을 위한 마스크를 이용한 사진공정을 실시하여 셀부를 덮고 페리부의 일부를 노출시키는 제 2 포토레지스트패턴(29)을 형성한다. 그리고 습식식각으로 제 2 포토레지스트패턴(29)으로 보호되지 아니하는 부위의 즉 페리부에 잔류하는 제 1 질화막(27), 텅스텐막(26), TiN 막(25), 제 1 폴리실리콘층(24), 제 1 게이트산화막(23)을 제거하여 그 하부에 위치하는 기판(21) 표면을 노출시킨다. 따라서 그 제거된 부위에는 빈공간(300)이 생긴다.
도 2c에 있어서, 제 2 포토레지스트패턴을 제거한 뒤 제 2 게이트 형성부위에 게이트절연막을 형성하기 위하여 노출된 기판(21)의 표면을 열산화 시켜 얇은 두께를 갖는 제 2 게이트산화막(31)을 빈공간(300)의 하부에 성장시켜 형성한다. 이때 형성되는 제 2 게이트산화막(31)의 두께는 제 1 게이트산화막(23)의 두께보다 얇게 형성되는데 이는 전술한 바와 같이 소자의 특성상 요구되는 게이트전압이 셀부와 일반적인 페리부에서의 구동전압이 각각 다르게 요구되는 경우에 부합하기 위해서이다. 그리고 불순물이 도핑된 제 2 폴리실리콘층(32)을 빈공간(300)을 충분히 매립할 수 있도록 두껍게 증착하여 형성한 다음 다시 씨엠피를 이용한 평탄화작업을 수행하여 잔류한 제 1 질화막(27)의 표면과 동시에 제 1 층간절연층(30)의 표면을 노출시키며 제 2 게이트(32)를 형성한다.
도 2d에 있어서, 잔류한 제 1 층간절연층(30)을 습식식각으로 완전히 제거한 다음 저농도로 도핑된 불순물영역을 형성하기 위하여 잔류한 제 1 질화막(27) 및 제 1 게이트(26, 25, 24)와 제 2 게이트(32)를 마스크로 이용한 이온주입을 저농도로 실시하여 엘디디(LDD) 졍션(도시 안함)을 형성한다. 그리고 기판의 전면에 제 2 질화막(33)을 증착하여 형성한 다음 기판(21)의 표면을 식각정지층으로 이용하여 에치백을 실시하여 잔류한 제 1 질화막(27) 및 제 1 게이트(26, 25, 24)의 측면 그리고 제 2 게이트(32)의 측면에 제 1 측벽(33)을 형성한다. 그 다음 기판(21)의 전면에 에이치엘디(high temperature low pressure)층(34)을 제 2 층간절연층(34)으로 증착하여 형성한 후 제 1 게이트(26, 25, 24)가 형성된 셀부위에 제 3 포토레지스트패턴(도시 안됨)을 사진공정으로 형성한 다음 제 3 포토레지스트패턴으로 보호되지 아니하는 부위의 제 2 층간절연층(34)을 에치백하여 제 2 게이트(32)의 제 1 측벽(33) 측면에 잔류한 에이치엘디로 이루어진 제 2 측벽(34)을 형성한다. 이때 페리부의 기판(31) 표면의 일부는 다시 노출되어 결과적으로 제 2 게이트(32)의 상부표면과 페리부 기판의 소스/드레인 졍션이 모두 노출된 상태를 갖게 된다.
도 2e에 있어서, 고농도로 도핑된 불순물 영역을 형성하기 위하여 제 1 게이트(24, 25, 2226)와 제 2 게이트(32)를 마스크로 이용한 이온주입을 실시하여 소스/드레인 졍션(도시 안함)을 형성한 다음 페리부의 노출된 제 2 게이트의 표면 및 노출된 기판의 표면에 자기정렬된 살리사이드층(35)을 형성한다.
이후 제 3 층간절연막(도시 안함)과 콘택홀(도시 안함) 그리고 배선(도시 안함)을 형성하여 반도체 소자를 완성한다.
따라서 최종적으로 만들어지는 모스 전계효과트렌지스터는 셀부에 두꺼운 게이트산화막을 갖는 비살리사이드 금속게이트 구조이며 페리부는 얇은 게이트산화막을 갖는 살리사이드 폴리게이트 구조를 갖는다.
따라서, 본 발명은 시스템 설계시 셀부와 페리부의 동작전압이 다른 소자 설계시 임베디드 디램(embedded DRAM)에서 필요로 하는 듀알 게이트산화막 형성이 용이하며 셀부에서 금속게이트를 형성하여 워드라인의 저항을 감소시키고 자기정렬된 콘택부의 형성이 가능하다.
또한 페리부에만 살리사이드를 형성하여 페리부에서는 소자의 성능 향상을 가져오고 셀부에서는 졍션에서의 누설현상에 대한 특성의 개선시키는 장점을 제공한다.

Claims (6)

  1. 셀부와 페리부가 정의되어 있는 제 1 도전형 반도체 기판 상에 소자 격리용 트렌치와 채널을 형성하는 단계와,
    상기 트렌치를 절연물질로 충전시키는 단계와,
    상기 기판의 표면에 제 1 게이트절연막 두껍게 형성하는 단계와,
    상기 제 1 게이트절연막 위에 제 1 도전층을 형성하는 단계와,
    상기 제 1 도전층 위에 제 1 금속장벽막, 제 2 금속막, 제 1 절연막을 차례로 형성하는 단계와,
    제 1 게이트와 제 2 게이트 형성부위에 제 1 식각보호패턴을 형성하여 상기 제 1 식각보호패턴으로 보호되지 아니하는 부위의 상기 제 1 절연막, 제 2 금속막, 제 1 금속장벽막, 제 1 도전층 그리고 제 1 게이트절연막을 제거하여 잔류한 상기 제 2 금속막, 제 1 금속장벽막 그리고 상기 제 1 도전층으로 이루어진 제 1 게이트를 형성하는 단계와,
    상기 제 1 식각보호패턴을 제거하는 단계와,
    상기 기판의 전면에 제 1 층간절연층을 두껍게 형성한 다음 상기 제 1 층간절연층의 표면을 평탄화시키는 단계와,
    상기 제 2 게이트 형성자리에 형성된 상기 제 1 게이트 및 그 위에 잔류한 상기 제 1 절연막을 제거하여 상기 제 1 층간절연막에 공간을 형성하는 단계와,
    제 2 게이트절연막을 상기 공간의 노출된 상기 기판표면에 형성하는 단계와,
    제 2 도전형 제 2 도전층을 상기 공간에 매립하여 제 2 게이트를 형성하는 단계와,
    잔류한 상기 제 1 층간절연층을 제거하는 단계와,
    상기 제 1 게이트와 상기 제 2 게이트를 마스크로 이용한 이온주입을 실시하여 소스/드레인 졍션을 형성하는 단계와,
    상기 페리부의 노출된 상기 제 2 게이트의 표면 및 노출된 상기 기판의 표면에 자기정렬된 살리사이드층을 형성하는 단계로 이루어진 반도체장치의 제조방법.
  2. 청구항 1에 있어서, 상기 제 1 게이트절연막과 상기 제 2 게이트절연막은 각각 열산화공정을 실시하여 상이한 두께로 형성하는 것이 특징인 반도체장치의 제조방법.
  3. 청구항 3에 있어서, 상기 제 1 도전층과 상기 제 2 도전층은 제 2 도전형 불순물이 주입된 폴리실리콘으로 형성하는 것이 특징인 반도체장치의 제조방법.
  4. 청구항 1에 있어서, 상기 제 1 금속장벽막은 TiN 을 사용하고 상기 제 2 금속층은 텅스텐 또는 티타늄으로 형성하는 것이 특징인 반도체장치의 제조방법.
  5. 청구항 1에 있어서, 상기 잔류한 상기 제 1 층간절연층을 제거하는 단계 후에
    상기 제 1 게이트와 제 2 게이트하부를 마스크로 이용한 제 2 도전형 이온주입을 저농도로 실시하여 엘디디(LDD) 졍션을 형성하는 단계와,
    상기 기판의 전면에 제 2 절연막을 증착하여 형성한 다음 상기 기판의 표면을 식각정지층으로 이용하여 에치백을 실시하여 잔류한 상기 제 1 질화막 및 상기 제 1 게이트의 측면 그리고 상기 제 2 게이트의 측면에 제 1 측벽을 형성하는 단계와,
    상기 기판의 전면에 제 2 층간절연층을 형성하는 단계와,
    상기 제 2 층간절연층의 소정부분을 제거하여 상기 제 2 게이트의 제 1 측벽(33) 측면에 제 2 측벽을 형성하는 단계를 더 포함하는 것으로 이루어진 반도체장치의 제조방법.
  6. 청구항 1에 있어서, 상기 살리사이드층 형성단계 후에,
    상기 기판의 전표면에 제 3 층간절연막을 형성하는 단계와,
    상기 제 3 층간절연막의 소정부분을 제거하여 소스/드레인 전극을 형성하는 단계와,
    상기 전극과 연결된 배선을 형성하는 단계를 더 포함하는 것으로 이루어진 반도체장치의 제조방법.
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