KR100576436B1 - 반도체 소자의 선택적 샐리사이드층 형성 방법 - Google Patents

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Abstract

본 발명에 따른 반도체 소자의 선택적 샐리사이드층 형성 방법은, 실리콘 기판의 EBR 영역을 포함하여 적어도 2개 이상의 게이트 산화막을 형성하고, 각 게이트 산화막의 상부에 일정 두께의 폴리 실리콘을 증착하여 게이트 전극을 형성하는 단계와, 게이트 전극들을 포함한 기판에 산화막을 형성하고, 산화막의 표면에 스페이서용 질화막을 형성하는 단계와, 각 게이트 전극의 측벽에만 질화막과 산화막이 남도록 질화막과 산화막을 식각하여 각 게이트 전극의 측변에 스페이서를 형성하는 단계와, EBR 영역과 샐리사이드층이 형성되지 않을 게이트 전극에 블락킹막을 형성하는 단계와, EBR 영역과 샐리사이드층이 형성되지 않을 게이트 전극을 제외한 게이트 전극 상면에 샐리사이드층을 형성한 후 EBR 영역과 샐리사이드층이 형성되지 않을 게이트 전극에 남아있는 블락킹막을 제거하는 단계를 포함한다.
이와 같이, 본 발명은 EBR 영역에 형성된 게이트 전극에 블락킹막을 형성함으로서, 이후 세정 공정에 의해 EBR 영역의 게이트 전극 측벽에 형성된 산화막의 손실을 막을 수 있다.
반도체, 난 샐리사이드층, 선택

Description

반도체 소자의 선택적 샐리사이드층 형성 방법{METHOD FOR FABRICATING SELECTIVE SALICIDE LAYER IN A SEMICONDUCTOR}
도 1a 내지 도 1d는 종래 반도체 소자의 선택적 샐리사이드층 형성 과정을 도시한 공정 단면도들이고,
도 2a 내지 도 2d는 본 발명에 따른 반도체 소자의 선택적 샐리사이드층 형성 과정을 도시한 공정 단면도들이다.
본 발명은 반도체 소자 제조 방법에 관한 것으로, 특히 셀리사이드층 및 난 샐리사이드층의 혼재하는 반도체 소자의 선택적 샐리사이드층 형성 방법에 관한 것이다.
일반적으로, MOS 소자의 제조 공정에서 선폭이 작아짐에 따라 폴리실리콘으로 형성된 게이트 전극의 저항을 줄이기 위해, 게이트 전극의 표면에 일정 깊이 및 두께로 샐리사이드층을 형성하고 있다. 한편, 이러한 샐리사이드층은 선택적 공정으로서 소자 내의 특정 부분에서는 게이트 전극의 높은 저항이 요구될 수도 있다. 즉, 특정 게이트 전극에는 샐리사이드층이 형성되지 않아야 하는 경우(난 샐리사이 드층)도 있다.
이하, 첨부된 도면을 참조하여 종래 반도체 소자의 산택적 샐리사이드층 형성 방법을 설명하기로 한다. 도 1a 내지 도 1d는 종래 반도체 소자의 선택적 샐리사이드층 형성 과정을 도시한 공정 단면도들이다.
도 1a에 도시된 바와 같이, 실리콘 기판(1) 표면에 일정 두께의 게이트 산화막(2)을 다수 형성하고, 게이트 산화막(2) 표면에는 폴리실리콘으로 일정 두께의 제 1, 2 게이트 전극(3, 4) 및 EBR(Edge Bead Removal line) 영역에 제 3 게이트 전극(5)을 형성한다. 물론, 상기 제 1, 2 게이트 전극(3, 4)외에 더 많은 게이트 전극이 실리콘 기판(1) 상에 존재할 수 있다.
이어서, 도 1b에 도시된 바와 같이, 실리콘 기판(1) 및 각 게이트 전극(3, 4, 5)의 측면 및 상면에 일정 두께의 산화막(10)을 균일하게 형성하여 게이트 전극(3, 4, 5)의 손상이 방지되도록 하고, 산화막(10)의 표면에 스페이서 형성을 위한 질화막(12)을 형성한다. 여기서 산화막(10)은 질화막(12)막의 물리적 스트레스를 완화해주고 이후 이온 주입 공정 시 파괴된 실리콘 격자를 회복하기 위하여 TEOS막을 사용한다. 이러한 산화막은 스페이서 질화막의 반응성 이온 식각(RIE : Reactive Ion Ething) 공정 시 스페이서가 배리어막이 되어야하는데, 그 두께가 얇기 때문에 이를 보완해주는 역할을 한다.
이어서, 도 1c에 도시된 바와 같이, 각 게이트 전극(3, 4, 5)의 표면에만 산화막(10) 및 질화막(12)이 남도록 식각함으로서, 각 게이트 전극(3, 4, 5)의 측면에 스페이서(12a)가 형성되도록 한다. 물론 도시되지는 않았지만 상기와 같은 스 페이서(12a) 형성 후에는 실리콘 기판(1)에 소오스 및 드레인이 형성될 수 있도록 고농도의 P형 또는 N형 불순물을 이온 주입한다. 그런 다음, 샐리사이드층이 형성되지 않을 제 2 게이트 전극(4)의 표면에만 일정 두께의 산화막(14)을 형성한다. 즉 전 영역에 일정 두께의 산화막(14)을 형성하고 통상적인 사진/식각 공정에 의해 샐리사이드층이 형성되지 않을 제 2 게이트 전극(4)의 표면에만 산화막(14)이 남도록 한다.
도 1d에 도시된 바와 같이, 샐리사이드층을 형성하기 위한 필름으로서 타타늄/주석(Ti/Sn)을 전 영역에 형성한 후, 열처리에 의해 산화막(14)이 형성되지 않은 게이트 전극 표면에 타타늄/주석이 폴리실리콘과 결합하여 제 1, 3 게이트 전극(3, 5)에 샐리사이드층(16)이 형성되도록 한다. 또한 상기와 같은 샐리사이드층(16) 형성 후에는 불필요한 타타늄.주석층을 모두 제거함과 더불어 세정 공정을 통해 제 2 게이트 전극(4)에 형성된 산화막(14)을 제거하여, 샐리사이드층(16)과 난 샐리사이드층이 혼재하는 소자를 완성한다.
그러나, 종래 반도체 소자의 선택적 샐리사이드층 형성 과정에 있어서, 난 샐리사이드층에 해당하는 게이트 전극에 형성된 산화막을 제거하기 위해 세정 공정을 실시하는데, 이로 인해 실리콘 기판의 EBR 영역의 게이트 전극과 스페이서 사이에 형성된 산화막이 손실되어 스페이서가 플로팅(floating)되는 현상이 발생되는 문제점이 있다. 특히, 이러한 플로팅 현상으로 인하여 EBR 영역의 게이트 전극 측벽에 형성된 스페이서가 기판의 다른 소자에 영향을 미쳐 소자의 신뢰성을 떨어뜨리는 문제점이 있다.
본 발명의 목적은 이와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 샐리사이드층 형성 시 샐리사이드층이 형성되지 않은 게이트 전극뿐만 아니라 EBR 영역의 게이트 전극의 표면에도 블락킹막을 형성함으로서, 샐리사이드층 형성 후 진행되는 산화막 제거 공정 시 EBR 영역의 스페이서와 게이트 전극 사이에 형성된 산화막이 식각되는 것을 방지하여 스페이서가 플로팅되는 것을 막을 수 있는 반도체 소자의 선택적 샐리사이드층 형성 방법을 제공하고자 한다.
상기와 같은 본 발명의 목적을 달성하기 위한 본 발명은, 실리콘 기판의 EBR 영역을 포함하여 적어도 2개 이상의 게이트 산화막을 형성하고, 상기 각 게이트 산화막의 상부에 일정 두께의 폴리 실리콘을 증착하여 게이트 전극을 형성하는 단계와, 상기 게이트 전극들을 포함한 기판에 산화막을 형성하고, 상기 산화막의 표면에 스페이서용 질화막을 형성하는 단계와, 상기 각 게이트 전극의 측벽에만 질화막과 산화막이 남도록 상기 질화막과 산화막을 식각하여 상기 각 게이트 전극의 측변에 스페이서를 형성하는 단계와, 상기 EBR 영역과 샐리사이드층이 형성되지 않을 게이트 전극에 블락킹막을 형성하는 단계와, 상기 EBR 영역과 샐리사이드층이 형성되지 않을 게이트 전극을 제외한 게이트 전극 상면에 샐리사이드층을 형성한 후 상기 EBR 영역과 샐리사이드층이 형성되지 않을 게이트 전극에 남아있는 블락킹막을 제거하는 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시 예에 대하여 상세히 설명하기로 한다.
도 2a 내지 도 2d는 본 발명에 따른 반도체 소자의 선택적 샐리사이드층 형성 과정을 도시한 공정 단면도들이다.
도 2a에 도시된 바와 같이, 실리콘 기판(200) 표면에 일정 두께의 게이트 산화막(202)을 다수 형성하고, 게이트 산화막(202) 표면에는 폴리실리콘으로 일정 두께의 제 1, 2 게이트 전극(204, 206) 및 EBR(Edge Bead Removal line) 영역에 제 3 게이트 전극(208)을 형성한다. 물론, 상기 제 1, 2 게이트 전극(204, 206)외에 더 많은 게이트 전극이 실리콘 기판(200) 상에 존재할 수 있다.
그런 다음, 도 2b에 도시된 바와 같이, 실리콘 기판(200) 및 각 게이트 전극(204, 206, 208)의 측면 및 상면에 일정 두께의 산화막(210), 예로서 TEOS막을 균일하게 형성하여 제 1, 2, 3 게이트 전극(204, 206, 208)의 손상이 방지되도록 하고, 산화막(210)의 표면에 스페이서 형성을 위한 질화막(212)을 형성한다.
이어서, 도 2c에 도시된 바와 같이, 각 게이트 전극(204, 204, 208)의 측벽 표면에만 산화막(210) 및 질화막(212)이 남도록 식각함으로서, 각 게이트 전극(204, 206, 208)의 측면에 스페이서(212a)가 형성되도록 한다. 이때 스페이서(212a)와 각 게이트 전극(204, 206, 208) 사이에는 식각된 산화막(210a)이 형성되어 있다.
이후, 도시 생략되었지만, 상기와 같은 스페이서(212a) 형성 후에는 실리콘 기판(200)에 소오스 및 드레인이 형성될 수 있도록 고농도의 P형 또는 N형 불순물을 이온 주입한다.
그런 다음, 도 2d에 도시된 바와 같이, 제 1, 2, 3 게이트 전극(204, 206, 208)을 포함한 기판(200)에 블락킹용 산화막(214)을 형성한 후 EBR 영역과 샐리사이드층이 형성되지 않을 게이트 전극, 즉 제 2, 3 게이트 전극(206, 208)에만 블락킹용 산화막(214)이 남도록 식각하여 제 2, 3 게이트 전극(206, 208)을 덮는 블락킹막(214a)을 형성한다. 블락킹막(214a)을 형성하는 과정은 먼저 블락킹용 산화막(214)에 기판 전면에 형성한 다음 포토레지스트를 도포하고, 노광 및 현상 공정을 통해 제 2, 3 게이트 전극(206, 208)에 대응되는 영역외에 도포된 포토레지스트를 제거하여 포토레지스트 패턴을 형성한 후 포토레지스트 패턴에 맞추어서 제 2, 3 게이트 전극(206, 208)에만 블락킹용 산화막(214)이 남도록 식각함으로서 블락킹막(214a)이 형성된다.
도 2e에 도시된 바와 같이, 샐리사이드층을 형성하기 위한 필름으로서 타타늄/주석(Ti/Sn)을 전 영역에 형성한 후, 열처리에 의해 블락킹막(204)이 형성되지 않은 게이트 전극, 즉 제 1 게이트 전극(204)의 표면에 타타늄/주석이 폴리실리콘과 결합하여 제 1 게이트 전극(204)에 샐리사이드층(216)이 형성되도록 한다. 또한 상기와 같은 샐리사이드층(216) 형성 후에는 불필요한 타타늄/주석층을 모두 제거함과 더불어 세정 공정을 통해 제 2, 3 게이트 전극(206, 208)에 형성된 블락킹막(214a)을 제거하여, 샐리사이드층(216)과 난 샐리사이드층이 혼재하는 소자를 완성한다.
본 발명에 따르면, EBR 영역에 형성된 게이트 전극에 블락킹막을 형성함으로서, 이후 세정 공정에 의해 EBR 영역의 게이트 전극 측벽에 형성된 산화막의 손실 을 막을 수 있다.
한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다.
이상 설명한 바와 같이, 본 발명은 반도체 기판의 EBR 영역의 게이트 전극에 블락킹막을 형성하여 샐리사이드층을 형성한 후 난 샐리사이드에 해당되는 게이트 전극에 형성된 블락킹막을 제거할 때 반도체 기판의 EBR 영역의 게이트 전극의 측벽에 형성된 스페이서 및 산화막이 손실되는 것을 막음으로서, EBR 영역의 게이트 전극의 측벽에 형성된 산화막의 유실로 스페이서들이 플로팅되는 현상을 막을 수 있어 반도체 소자의 신뢰성을 향상시킬 수 있다.

Claims (1)

  1. 실리콘 기판의 EBR 영역을 포함하여 적어도 2개 이상의 게이트 산화막을 형성하고, 상기 각 게이트 산화막의 상부에 일정 두께의 폴리 실리콘을 증착하여 게이트 전극을 형성하는 단계와,
    상기 게이트 전극들을 포함한 기판에 산화막을 형성하고, 상기 산화막의 표면에 스페이서용 질화막을 형성하는 단계와,
    상기 각 게이트 전극의 측벽에만 질화막과 산화막이 남도록 상기 질화막과 산화막을 식각하여 상기 각 게이트 전극의 측변에 스페이서를 형성하는 단계와,
    상기 EBR 영역과 샐리사이드층이 형성되지 않을 게이트 전극에 블락킹막을 형성하는 단계와,
    상기 EBR 영역과 샐리사이드층이 형성되지 않을 게이트 전극을 제외한 게이트 전극 상면에 샐리사이드층을 형성한 후 상기 EBR 영역과 샐리사이드층이 형성되지 않을 게이트 전극에 남아있는 블락킹막을 제거하는 단계
    를 포함하는 반도체 소자의 선택적 샐리사이드층 형성 방법.
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