KR100591180B1 - 반도체 소자 및 그 제조방법 - Google Patents

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Abstract

본 발명의 목적은 트랜지스터의 게이트 하부 가장자리와 소오스 및 드레인 영역의 오버랩 부분을 최소화하여 GIDL 현상을 효과적으로 억제할 수 있는 반도체 소자 및 그 제조방법을 제공하는 것이다.
본 발명의 목적은 반도체 기판; 기판 상에 형성되고 그의 하부 가장자리가 역경사 프로파일을 가지는 게이트; 게이트 하부의 기판 상에 형성된 게이트 절연막; 게이트 측부 및 게이트 절연막 상에 형성된 산화막; 게이트 양 측벽의 산화막 상에 형성된 스페이서; 및 게이트 양측의 기판 내에 형성된 소오스 및 드레인 영역을 포함하는 반도체 소자에 의해 달성될 수 있다.
GIDL, 트랜지스터, 단채널효과, 게이트, 드레인, BHF

Description

반도체 소자 및 그 제조방법{Semiconductor device and method of manufacturing the same}
도 1a 내지 도 1d는 종래 반도체 소자의 제조방법을 설명하기 위한 순차적 공정 단면도.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 순차적 공정 단면도.
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 보다 상세하게는 반도체 소자의 모스 트랜지스터 및 그 제조방법에 관한 것이다.
반도체 집적회로 소자는 모스(Metal Oxide Semiconductor; MOS) 트랜지스터를 단위 트랜지스터로 채용한다.
이러한 MOS 트랜지스터는 반도체 기판 상에 형성된 게이트 절연막, 게이트 및 기판 내에 형성된 소오스 및 드레인 영역으로 이루어지고, 게이트 하부의 기판에서 형성되는 채널에 따라 P 채널(P형)과 N 채널(N형)으로 구분된다.
최근에는 반도체 집적회로 소자의 집적도 증가로 인해 MOS 트랜지스터의 채 널 길이도 점점 감소하게 되면서, 펀치쓰루(punch-through) 등과 같은 단채널 효과(short channel effect) 및 게이트 유도 드레인 누설(Gate Induced Drain Leakage; GIDL) 현상에 대한 우수한 내성을 확보하는 것이 고집적화를 달성하는데 중요한 과제로 떠오르고 있다.
도 1a 내지 도 1d를 참조하여 종래 반도체 소자의 모스 트랜지스터 제조방법을 설명한다.
도 1a에 도시된 바와 같이, 반도체 기판(10) 상에 게이트 절연막(11)을 형성하고, 게이트 절연막(11) 상에 폴리실리콘(polycrystalline silicon)막(12)을 증착한다.
도 1b에 도시된 바와 같이, 폴리실리콘막(12) 상부에 포토리소그라피 공정에 의해 포토레지스트 패턴(미도시)을 형성하고, 포토레지스트 패턴을 마스크로하여 폴리실리콘막(12)을 식각하여 게이트(12a)를 형성한다. 이때, 게이트 절연막(11)도 일부 식각된다. 그 후, 공지된 방법에 의해 포토레지스트 패턴을 제거한다.
도 1c에 도시된 바와 같이, 세정 공정을 실시하고, 열산화(thermal oxidation) 공정을 수행하여 게이트(12a) 상부 및 측벽과 게이트 절연막(11) 표면에 산화막(13)을 형성한다. 여기서, 산화막(13)은 게이트(12a) 형성 시 야기되는 게이트 절연막(11)의 손상을 보상하면서 이후 형성될 질화막 스페이서에 대한 버퍼(buffer)로서 작용한다.
도 1d에 도시된 바와 같이, 기판 전면 상에 질화막을 증착하고 게이트(12a)의 상부 및 기판(10) 표면이 노출되도록 질화막, 산화막(13) 및 게이트 절연막(11) 을 에치백(etch-back)하여 게이트(12a) 양 측벽에 질화막 스페이서(14)를 형성한다.
그 후, 기판(10)으로 기판(10)과 반대 도전형의 불순물을 이온주입하고 열처리 공정에 의해 불순물을 활성화시켜 게이트(12a) 양측의 기판(10) 내에 소오스 및 드레인 영역(15a, 15b)을 형성한다. 이때, 열처리 공정에 의한 불순물의 활성화로 인해 소오스 및 드레인 영역(15a, 15b)이 게이트(12a)의 하부 가장자리와 일부 오버랩된다.
그러나, 게이트(12a)의 길이가 점점 더 감소하게 되면 게이트(12a)와 소오스 및 드레인 영역(15a, 15b)이 오버랩되는 부분(도 1d의 "A" 참조)이 상대적으로 커지게 되어 GIDL 현상이 심하게 발생한다.
이에 따라, 트랜지스터의 누설전류가 증가하여 소자의 특성 및 신뢰성이 저하된다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위한 것으로, 트랜지스터의 게이트 하부 가장자리와 소오스 및 드레인 영역의 오버랩 부분을 최소화하여 GIDL 현상을 효과적으로 억제할 수 있는 반도체 소자를 제공하는데 그 목적이 있다.
또한, 본 발명은 상술한 반도체 소자의 제조방법을 제공하는데 다른 목적이 있다.
상기한 바와 같은 본 발명의 목적은 반도체 기판; 기판 상에 형성되고 그의 하부 가장자리가 역경사 프로파일을 가지는 게이트; 게이트 하부의 기판 상에 형성된 게이트 절연막; 게이트 측부 및 게이트 절연막 상에 형성된 산화막; 게이트 양 측벽의 산화막 상에 형성된 스페이서; 및 게이트 양측의 기판 내에 형성된 소오스 및 드레인 영역을 포함하는 반도체 소자에 의해 달성될 수 있다.
여기서, 산화막이 게이트의 하부 가장자리에서 다른 부분에 비해 상대적으로 두꺼운 두께를 가지고, 게이트의 하부폭이 상부폭보다 작은 폭을 가진다.
또한, 본 발명의 목적은 반도체 기판 상에 게이트 절연막과 폴리실리콘막을 순차적으로 형성하는 단계; 폴리실리콘막을 식각하여 게이트를 형성함과 동시에 게이트 절연막을 일부 식각하는 단계; 일부 식각된 게이트 절연막의 측부를 제거하여 게이트의 하부 가장자리를 노출시키는 단계; 게이트의 상부, 측벽 및 노출된 하부 가장자리와 게이트 절연막 표면에 산화막을 형성하는 단계; 산화막 상에 질화막을 형성하는 단계; 기판 및 게이트의 상부 표면이 노출되도록 상기 질화막을 에치백하여 게이트 양 측벽에 질화막 스페이서를 형성하는 단계; 및 게이트 양측의 기판 내에 소오스 및 드레인 영역을 형성하는 단계를 포함하고, 산화막이 게이트의 하부 가장자리에서 다른 부분에 비해 상대적으로 두껍게 형성되는 반도체 소자의 제조방법에 의해 달성될 수 있다.
여기서, 게이트 절연막의 측부 제거는 BHF 처리로 게이트 절연막의 측부가 10 내지 15Å 정도 제거되도록 수행하고, 산화막의 형성은 열산화 공정으로 수행한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명한다.
도 2a 내지 도 2e를 참조하여 본 발명의 실시예에 따른 반도체 소자의 모스 트랜지스터 제조방법을 설명한다.
도 2a에 도시된 바와 같이, 반도체 기판(20) 상에 게이트 절연막(21)을 형성하고, 게이트 절연막(21) 상에 폴리실리콘막(22)을 증착한다.
도 2b에 도시된 바와 같이, 폴리실리콘막(22) 상부에 포토리소그라피 공정에 의해 포토레지스트 패턴(미도시)을 형성하고, 포토레지스트 패턴을 마스크로하여 폴리실리콘막(22)을 식각하여 게이트(22a)를 형성한다. 이때, 게이트 절연막(21)도 일부 식각된다. 그 후, 공지된 방법에 의해 포토레지스트 패턴을 제거한다.
도 2c에 도시된 바와 같이, BHF(Buffered Hydro Fluoric Acid; NH4F : HF) 처리를 수행하여, 일부 식각된 게이트 절연막(21)의 측부를 제거하여 게이트(22a) 의 하부 가장자리(100a, 100b)를 노출시킨다. 바람직하게, BHF 처리는 게이트 절연막(21)의 측부가 10 내지 15Å 정도 제거되도록 수행한다.
도 2d에 도시된 바와 같이, 세정 공정을 실시하고, 열산화 공정을 수행하여 게이트(22a) 상부 및 측벽과 게이트 절연막(21) 표면에 산화막(23)을 형성한다. 여기서, 산화막(23)은 게이트(22a) 형성 시 야기되는 게이트 절연막(21)의 손상을 보상하면서 이후 형성될 질화막 스페이서에 대한 버퍼로서 작용한다.
이때, 게이트 절연막(21)의 BHF 처리에 의해 노출된 게이트(22a) 하부 가장 자리(100a, 100b)도 산화되어 이 부분에서 산화막(23)이 상대적으로 두껍게 형성되므로 게이트(22a) 하부 가장자리(100a, 100b)가 역경사 프로파일(profile)을 가지게 된다. 이에 따라, 게이트(22a)의 하부폭(W1)이 상부폭(W2) 보다 작은 폭을 가지게 된다.
도 2e에 도시된 바와 같이, 기판 전면 상에 질화막을 증착하고 게이트(22a)의 상부 및 기판(20) 표면이 노출되도록 질화막, 산화막(23) 및 게이트 절연막(21)을 에치백하여 게이트(22a) 양 측벽에 질화막 스페이서(24)를 형성한다.
그 후, 기판(20)으로 기판(20)과 반대 도전형의 불순물을 이온주입하고 열처리 공정에 의해 불순물을 활성화시켜 게이트(22a) 양측의 기판(20) 내에 소오스 및 드레인 영역(25a, 25b)이 형성된다.
이때, 열처리 공정에 의해 불순물이 활성화되더라도 게이트(22a) 하부 가장자리의 역경사 프로파일로 인해 소오스 및 드레인 영역(25a, 25b)과 게이트(22a) 하부 가장자리와의 오버랩이 거의 발생되지 않는다(도 2e의 "B" 참조).
또한, 게이트(22a)와 드레인 영역(25b) 사이에 다른 영역에 비해 상대적으로 두꺼운 산화막(23)이 존재하여 게이트(22a)와 드레인 영역(25b)이 충분히 분리되므로 GIDL 현상 억제가 용이해진다.
상술한 바와 같이, 본 발명에서는 게이트 형성 후 게이트 절연막을 BHF 처리하여 게이트의 하부 가장자리를 노출시켜 산화 공정시 이 부분에 상대적으로 산화막이 두껍게 형성되도록 한다.
이에 따라, 게이트의 하부 가장자리가 역경사 프로파일을 가지게 되어 이 부분과 소오스 및 드레인 영역과의 오버랩이 최소화될 뿐만 아니라 드레인 영역과 게이트가 충분히 분리됨으로써, GIDL 현상이 억제될 수 있다.
그 결과, 트랜지스터의 누설전류가 방지되어 소자의 특성 및 신뢰성이 개선된다.
이상에서 설명한 본 발명은 전술한 실시예 및 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

Claims (6)

  1. 반도체 기판;
    상기 기판 상에 형성되고 그의 하부 가장자리가 역경사 프로파일을 가지어 하부폭이 상부폭 보다 작은 폭을 가지는 게이트;
    상기 게이트 하부의 상기 기판 상에 형성된 게이트 절연막;
    상기 게이트 측부 및 게이트 절연막 상에 형성된 산화막;
    상기 게이트 양 측벽의 상기 산화막 상에 형성된 스페이서; 및
    상기 게이트 양측의 상기 기판 내에 형성된 소오스 및 드레인 영역을 포함하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 산화막이 상기 게이트의 하부 가장자리에서 다른 부분에 비해 상대적으로 두꺼운 두께를 가지는 반도체 소자.
  3. 삭제
  4. 반도체 기판 상에 게이트 절연막과 폴리실리콘막을 순차적으로 형성하는 단계;
    상기 폴리실리콘막을 식각하여 게이트를 형성함과 동시에 게이트 절연막을 일부 식각하는 단계;
    상기 일부 식각된 게이트 절연막의 측부를 제거하여 상기 게이트의 하부 가장자리를 노출시키는 단계;
    상기 게이트의 상부, 측벽 및 노출된 하부 가장자리와 게이트 절연막 표면에 산화막을 형성하는 단계;
    상기 산화막 상에 질화막을 형성하는 단계;
    상기 기판 및 게이트의 상부 표면이 노출되도록 상기 질화막을 에치백하여 상기 게이트 양 측벽에 질화막 스페이서를 형성하는 단계; 및
    상기 게이트 양측의 기판 내에 소오스 및 드레인 영역을 형성하는 단계를 포함하고,
    상기 산화막이 상기 게이트의 하부 가장자리에서 다른 부분에 비해 상대적으로 두껍게 형성되는 반도체 소자의 제조방법.
  5. 제 4 항에 있어서,
    상기 게이트 절연막의 측부 제거는 BHF 처리로 수행하는 반도체 소자의 제조방법.
  6. 제 5 항에 있어서,
    상기 BHF 처리는 상기 게이트 절연막의 측부가 10 내지 15Å 정도 제거되도 록 수행하는 반도체 소자의 제조방법.
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