KR100559572B1 - 살리사이드를 갖는 반도체 소자 제조 방법 - Google Patents
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Abstract
본 발명은 살리사이드 억제층 형성에 기인하는 반도체 소자의 제품 신뢰도 저하를 방지할 수 있도록 한다는 것으로, 이를 위하여 본 발명은, 식각 공정을 통해 게이트 전극의 측벽 스페이서를 형성한 후에 다른 식각 공정을 통해 넌 살리사이드 영역에 살리사이드 억제층을 형성하는 종래 방법과는 달리, 산화막 또는 질화막의 살리사이드 억제 물질과 질화막 또는 산화막의 측벽 스페이스 물질을 순차 형성하거나 혹은 질화막의 측벽 스페이서 물질을 형성한 후에 한번의 식각 공정으로 살리사이드 억제층과 측벽 스페이서를 동시에 형성함으로써, 살리사이드 억제층의 형성을 위한 식각 공정시에 스페이서 쪽에서 언더컷이 발생하거나 혹은 반도체 기판의 표면이 손상되는 것을 효과적으로 방지할 수 있는 것이다.
Description
도 1a 내지 1e는 본 발명의 바람직한 실시 예에 따라 살리사이드를 갖는 반도체 소자를 제조하는 과정을 도시한 공정 순서도,
도 2a 내지 2f는 종래 방법에 따라 살리사이드를 갖는 반도체 소자를 제조하는 과정을 도시한 공정 순서도.
<도면의 주요부분에 대한 부호의 설명>
102 : 반도체 기판 104 : 게이트 산화막
106 : 게이트 전극 110 : 살리사이드 억제 물질
112 : 스페이서 물질 116 : 스페이서
118 : 소오스/드레인 120 : 살리사이드
본 발명은 반도체 소자의 제조 기법에 관한 것으로, 더욱 상세하게는 접촉 저항, 시트 저항 등을 낮추어 제품의 신호 속도를 개선하는 살리사이드(salicide)를 형성하는데 적합한 살리사이드를 갖는 반도체 소자를 제조하는 방법에 관한 것 이다.
일반적으로, 반도체 소자 제품의 신호 속도를 맞추기 위한 방법으로 살리사이드 영역을 선택적으로 형성하는 경우, 예를 들어 0.25㎛급 이하의 로직 코어 영역의 트랜지스터는 살리사이드 공정을 적용하고 있으나, ESD용 보호회로가 필요한 입출력 단자 영역에서는 넌 살리사이드 공정을 필요로 하는 경우가 많다.
이 경우에 있어서, 넌 살리사이드 영역은 소오스/드레인 콘택과 게이트 사이의 확산층에만 형성되도록 하고, 나머지 확산층 영역(콘택 영역)과 게이트 전극 위에는 저항(확산층 영역에서의 접촉 저항과 게이트에서의 시트 저항)을 낮추기 위하여 살리사이드를 형성하는 것이 일반적이다.
또한, 플랫셀 타입의 마스크 롬이나 EEPROM 계열의 비휘발성 소자들 중에는 게이트 형성 공정 이전에 메모리 셀 영역에서의 소오스/드레인 층으로 BN+(Buried N+) 확산층을 사용하는 기법들이 많다. 또한, 메모리와 로직 공정을 한 개의 칩 내에 구현하는 SOC화 추세에서는 이러한 비휘발성 소자들이 살리사이드 공정을 기본으로 하는 로직 공정의 토대 위에 구현되고 있는 실정이다.
도 2a 내지 2f는 종래 방법에 따라 살리사이드를 갖는 반도체 소자를 제조하는 과정을 도시한 공정 순서도이다.
도 2a를 참조하면, 순차적인 증착 공정을 수행하여 p형의 반도체 기판(202) 상에 산화막 물질과 전극 물질(즉, 다결정 실리콘 물질)을 순차 형성하고, 전극 물질의 상부에 감광막 물질을 형성한 후 후속하는 공정을 통해 게이트 전극이 형성될 부위에만 감광막이 선택적으로 남도록 노광 및 현상 공정을 수행하여 식각 마스크 를 형성하며, 이와 같이 형성된 식각 마스크를 이용하는 식각 공정을 통해 전극 물질과 산화막 물질을 선택적으로 제거한 후 잔류하는 식각 마스크를 제거함으로써, 반도체 기판(202) 상에 임의의 패턴을 갖는 게이트 산화막(204)과 게이트 전극(206)을 형성한다.
도 2a에 있어서, 참조부호 A로서 표시된 좌측 부분은 후속하는 공정을 통해 살리사이드층이 형성될 영역을 나타내고, 참조부호 B로서 표시된 우측 부분은 넌 살리사이드 영역을 나타낸다.
다음에, LDD를 형성하기 위하여 게이트 전극(206)이 형성된 반도체 기판(202)의 전면에, 예를 들면 산화막 등의 버퍼층(208)을 형성하고, 게이트 전극(206)을 마스크로 이용하여 전면에 저농도 n형 불순물 이온을 주입하고 드라이브 인함으로써, 일 예로서 도 2b에 도시된 바와 같이, 반도체 기판(202)내의 소정 영역에 저농도 불순물 영역(210)을 형성한다.
이어서, 게이트 전극(206)을 포함한 반도체 기판(202)의 전면에 스페이서를 위한 박막 물질(산화막 또는 질화막)을 형성한 후 에치백 공정을 수행함으로써, 게이트 전극(206)의 측벽에 절연막의 스페이서(212)를 형성한다. 이때, 게이트 전극(206)의 상부와 스페이서(212)가 덮고 있지 않은 저농도 불순물 영역(210)의 상부가 노출된다. 이후, 게이트 전극(206)과 스페이서(212)를 마스크로 하여 소오스/드레인 영역에 불순물을 주입함으로써, 일 예로서 도 2c에 도시된 바와 같이, 소오스/드레인(214)을 형성한다.
다음에, 살리사이드 영역(A)과 넌 살리사이드 영역(B)의 구분을 위해 넌 살 리사이드 영역(B)에 살리사이드의 형성 억제를 위한 박막을 형성하는 공정을 수행하는데, 종래 방법에서는, 일 예로서 도 2d 및 도 2e에 도시된 바와 같이, 반도체 기판(202)의 전면에 살리사이드 억제 물질(질화막 또는 산화막)을 형성한 후에 포토리쏘그라피 공정을 통해 넌 살리사이드 영역(B)에만 선택적으로 감광막(218)을 형성하고, 이후 감광막(218)을 마스크로 하는 습식 또는 건식 식각 공정을 수행하여 감광막(218)이 형성되지 않은 영역(살리사이드 영역(A))에 있는 살리사이드 억제 물질을 제거한 후 잔류하는 감광막(218)을 제거하는 방식으로 넌 살리사이드 영역(B)에만 선택적으로 살리사이드 억제층(216)을 형성한다.
이어서, 반도체 기판(202)의 전면에 걸쳐 금속 물질을 형성하고, 소정의 공정 조건하에서 열처리(고속 열처리) 공정을 수행함으로써, 일 예로서 도 2f에 도시된 바와 같이, 살리사이드 영역(A) 상에 있는 금속 물질을 살리사이드화시킨다.
보다 상세하게, 살리사이드 억제층(216) 상에 형성된 금속 물질(즉, 넌 살리사이드 영역(B) 상에 형성된 금속 물질)은 그대로 유지되는 반면에 실리콘 상에 형성된 금속 물질(즉, 살리사이드 영역(A) 상에 형성된 금속 물질)만이 실리콘과 반응을 일으켜 살리사이드화된다. 즉, 게이트 전극(206)의 상부와 저농도 불순물 영역(208)의 상부에 살리사이드(224)를 형성한다.
마지막으로, 금속 물질 제거 공정을 통해 넌 살리사이드 영역(B) 상에 있는 금속 물질을 제거함으로써, 살리사이드를 갖는 반도체 소자의 제조를 완료한다.
그러나, 상술한 바와 같은 종래 방법에서는, 넌 살리사이드 영역(B)에만 살리사이드 억제층(216)을 형성하기 위해 넌 살리사이드 영역(B)에 선택적으로 감광막(218)을 형성한 후 습식 또는 건식 식각 공정을 통해 살리사이드 영역(A) 상에 형성된 살리사이드 억제 물질을 제거하는데, 이때, 습식 식각을 위해 사용되는 케미컬(chemical)에 의해 스페이서(212) 쪽으로 언더컷(undercut), 즉 일 예로서 도 2d에 도시된 바와 같이 언더컷(220a, 220b)이 발생하게 되는 문제가 있으며, 이러한 문제로 인해 반도체 소자의 제품 신뢰도가 저하하는 등의 단점을 갖는다.
또한, 종래 방법에 따라 습식 식각으로 살리사이드 영역(A) 상에 형성된 살리사이드 억제 물질을 제거하는 경우, 일 예로서 도 2e에 도시된 바와 같이, 반도체 기판(202)의 표면(즉, 저농도 불순물 영역(208)의 표면 등)에 손상(222a, 222b)이 발생하게 되는 문제가 있으며, 이러한 문제로 인해 반도체 소자의 제품 신뢰도가 저하하는 등의 단점을 갖는다.
따라서, 본 발명은 상기한 종래 기술의 문제점을 해결하기 위한 것으로, 살리사이드 억제층 형성에 기인하는 반도체 소자의 제품 신뢰도 저하를 방지할 수 있는 살리사이드를 갖는 반도체 소자 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은, 살리사이드 영역과 넌 살리사이드 영역을 갖는 반도체 소자를 제조하는 방법에 있어서, 반도체 기판상에 게이트 산화막과 게이트 전극을 형성하는 단계; 상기 반도체 기판의 전면에 버퍼층을 형성하는 단계; 상기 게이트 전극을 마스크로 하는 이온 주입 공정을 통해 상기 반도체 기판 상에 저농도 불순물 영역을 형성하는 단계; 상기 버퍼층을 제거하는 단계; 상기 반도체 기판의 전면에 살리사이드 억제층으로 기능 가능한 살리사이드 억제 물질과 스페이서 물질을 순차적으로 전면 증착하는 단계; 상기 넌 살리사이드 영역에 선택적으로 식각 보호막으로 감광막을 증착하고, 상기 살리사이드 영역 상에 있는 상기 스페이서 물질과 살리사이드 억제 물질을 선택 식각하여 게이트 전극의 측벽에 스페이서를 형성하는 단계; 상기 감광막을 제거하여 상기 넌 살리사이드 영역 상에 상기 살리사이드 억제 물질과 스페이서 물질로 된 살리사이드 억제층을 형성하는 단계; 금속 물질과 열처리 공정을 이용하여 상기 살리사이드 영역 상의 활성 영역에 살리사이드를 형성하는 단계를 포함하는 살리사이드를 갖는 반도체 소자 제조 방법을 제공한다.
삭제
본 발명의 상기 및 기타 목적과 여러 가지 장점은 이 기술분야에 숙련된 사람들에 의해 첨부된 도면을 참조하여 하기에 기술되는 본 발명의 바람직한 실시 예로부터 더욱 명확하게 될 것이다.
본 발명의 핵심 기술요지는, 식각 공정을 통해 게이트 전극의 측벽 스페이서를 형성한 후에 다른 식각 공정을 통해 넌 살리사이드 영역에 살리사이드 억제층을 형성하는 전술한 종래 방법과는 달리, 살리사이드 억제 물질과 게이트 전극의 측벽 스페이스 물질을 순차 형성한 후에 한번의 식각 공정으로 살리사이드 억제층과 측벽 스페이서를 동시에 형성한다는 것으로, 이러한 기술적 수단을 통해 본 발명에서 목적으로 하는 바를 쉽게 달성할 수 있다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예에 대하여 상세하게 설명한다.
도 1a 내지 1e는 본 발명의 바람직한 실시 예에 따라 살리사이드를 갖는 반도체 소자를 제조하는 과정을 도시한 공정 순서도이다.
도 1a를 참조하면, 순차적인 증착 공정을 수행하여 p형의 반도체 기판(102) 상에 산화막 물질과 전극 물질(즉, 다결정 실리콘 물질)을 순차 형성하고, 전극 물질의 상부에 감광막 물질을 형성한 후 후속하는 공정을 통해 게이트 전극이 형성될 부위에만 감광막이 선택적으로 남도록 노광 및 현상 공정을 수행하여 식각 마스크를 형성하며, 이와 같이 형성된 식각 마스크를 이용하는 식각 공정을 통해 전극 물질과 산화막 물질을 선택적으로 제거한 후 잔류하는 식각 마스크를 제거함으로써, 반도체 기판(102) 상에 임의의 패턴을 갖는 게이트 산화막(104)과 게이트 전극(106)을 형성한다.
도 1a에 있어서, 참조부호 A로서 표시된 좌측 부분은 후속하는 공정을 통해 살리사이드가 형성될 영역을 나타내고, 참조부호 B로서 표시된 우측 부분은 넌 살리사이드 영역을 나타낸다.
다음에, LDD를 형성하기 위하여 게이트 전극(106)이 형성된 반도체 기판(102)의 전면에, 예를 들면 산화막 등의 버퍼층(108)을 형성하고, 게이트 전극(106)을 마스크로 이용하여 전면에 저농도 n형 불순물 이온을 주입하고 드라이브 인함으로써, 일 예로서 도 1b에 도시된 바와 같이, 반도체 기판(102)내의 소정 영역에 저농도 불순물 영역(109)을 형성한다.
이어서, 버퍼층(108)을 제거한 후에 게이트 전극(106)을 포함한 반도체 기판(102)의 전면에 살리사이드 억제 물질(110)과 스페이서 물질(112)을 순차 형성하고, 포토리쏘그라피 공정을 통해 넌 살리사이드 영역(B)에만 선택적으로 감광막(114), 즉 식각 마스크로 사용될 감광막을 형성하며, 이후 습식 또는 건식 식각 공정을 수행함으로써, 일 예로서 도 1c에 도시된 바와 같이, 감광막(114)이 형성되지 않은 영역(살리사이드 영역(A))에 있는 게이트 전극(106)의 측벽에 스페이서(116)를 형성한다. 여기에서, 스페이서(116)가 제1절연막 스페이서라고 할 때, 살리사이드 억제 물질은 제2절연막 스페이서로서 기능한다.
이때, 제1절연막 스페이서를 산화막으로 하고 제2절연막 스페이서를 질화막으로 하거나 혹은 제1절연막 스페이서를 질화막으로 하고 제2절연막 스페이서를 산화막으로 이용할 수 있다. 또한, 상기와는 달리, 스페이서를 제1절연막 스페이서 및 제2절연막 스페이서를 나누지 않고 단지 하나의 질화막으로만 된 절연막 스페이서로 할 수 있음은 물론이다.
예를 들어, 제1절연막 스페이서를 산화막(TEOS)으로 하고 제2절연막을 질화막으로 할 때, 제1절연막 스페이서는 대략 650 - 730℃의 온도 조건에서 대략 100 - 350Å 정도의 두께로 형성하고, 제2절연막 스페이서는 대략 700 - 800℃의 온도 조건에서 대략 650 - 900Å 정도의 두께로 형성할 수 있는데, 제1절연막 스페이서와 제2절연막 스페이서의 두께 합을 대략 1000Å 정도로 하는 것이 바람직하다.
즉, 본 발명은, 게이트 전극의 측벽 스페이서를 형성하고 다시 넌 살리사이드 영역에 살리사이드 억제층을 형성하는 방식으로 두 번의 식각 공정을 수행하는 전술한 종래 방법과는 달리, 살리사이드 억제 물질과 게이트 전극의 측벽 스페이스 물질(혹은 살리사이드 억제층으로 활용 가능한 단지 하나의 질화막 측벽 스페이서 물질)을 순차 형성한 후에 한번의 식각 공정으로 살리사이드 억제층과 측벽 스페이서를 동시에 형성한다는 점이 명백하게 다르며, 이러한 기술적 수단을 통해 종래 방식에서 야기되는 문제점을 해결할 수 있다.
다음에, 넌 살리사이드 영역(B) 상에 잔류하는 감광막(114)을 제거함으로써 넌 살리사이드 영역(B) 상에 살리사이드 억제 물질(110)과 스페이서 물질(112)로 된 살리사이드 억제층을 형성하며, 이후 게이트 전극(106)과 스페이서(116)를 마스크로 하여 소오스/드레인 영역에 불순물을 주입함으로써, 일 예로서 도 1d에 도시된 바와 같이, 살리사이드 영역(A)과 넌 살리사이드 영역(B) 상에 소오스/드레인(118)을 형성한다.
이어서, 반도체 기판(102)의 전면에 걸쳐 금속 물질을 형성하고, 소정의 공정 조건하에서 열처리(고속 열처리) 공정을 수행함으로써, 일 예로서 도 1e에 도시된 바와 같이, 살리사이드 영역(A) 상에 있는 금속 물질을 살리사이드화시킨다.
즉, 살리사이드 억제층(110, 112) 상에 형성된 금속 물질(즉, 넌 살리사이드 영역(B) 상에 형성된 금속 물질)은 그대로 유지되는 반면에 실리콘 상에 형성된 금속 물질(즉, 살리사이드 영역(A) 상에 형성된 금속 물질)만이 실리콘과 반응을 일으켜 살리사이드화, 즉 활성 영역인 게이트 전극(106)의 상부와 저농도 불순물 영역(109)의 상부에 살리사이드(120)가 형성된다.
이상 설명한 바와 같이 본 발명에 따르면, 식각 공정을 통해 게이트 전극의 측벽 스페이서를 형성한 후에 다른 식각 공정을 통해 넌 살리사이드 영역에 살리사이드 억제층을 형성하는 전술한 종래 방법과는 달리, 산화막 또는 질화막의 살리사이드 억제 물질과 질화막 또는 산화막의 측벽 스페이스 물질을 순차 형성하거나 혹은 질화막의 측벽 스페이서 물질을 형성한 후에 한번의 식각 공정으로 살리사이드 억제층과 측벽 스페이서를 동시에 형성함으로써, 살리사이드 억제층의 형성을 위한 식각 공정시에 스페이서 쪽에서 언더컷이 발생하거나 혹은 반도체 기판의 표면이 손상되는 것을 효과적으로 방지할 수 있어 반도체 소자의 제품 신뢰도를 증진시킬 수 있다.
Claims (7)
- 살리사이드 영역과 넌 살리사이드 영역을 갖는 반도체 소자를 제조하는 방법에 있어서,반도체 기판상에 게이트 산화막과 게이트 전극을 형성하는 단계;상기 반도체 기판의 전면에 버퍼층을 형성하는 단계;상기 게이트 전극을 마스크로 하는 이온 주입 공정을 통해 상기 반도체 기판 상에 저농도 불순물 영역을 형성하는 단계;상기 버퍼층을 제거하는 단계;상기 반도체 기판의 전면에 살리사이드 억제층으로 기능 가능한 살리사이드 억제 물질과 스페이서 물질을 순차적으로 전면 증착하는 단계;상기 넌 살리사이드 영역에 선택적으로 식각 보호막으로 감광막을 증착하고, 상기 살리사이드 영역 상에 있는 상기 스페이서 물질과 살리사이드 억제 물질을 선택 식각하여 게이트 전극의 측벽에 스페이서를 형성하는 단계;상기 감광막을 제거하여 상기 넌 살리사이드 영역 상에 상기 살리사이드 억제 물질과 스페이서 물질로 된 살리사이드 억제층을 형성하는 단계;금속 물질과 열처리 공정을 이용하여 상기 살리사이드 영역 상의 활성 영역에 살리사이드를 형성하는 단계;를 포함하는 살리사이드를 갖는 반도체 소자 제조 방법.
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- 제 1 항에 있어서,상기 살리사이드 억제 물질과 스페이서 물질은 질화막 혹은 산화막의 서로 다른 물질로 이루어짐을 특징으로 하는 살리사이드를 갖는 반도체 소자 제조 방법.
- 제 1 항 또는 제 4 항에 있어서,상기 살리사이드 억제층의 두께는 대략 1000Å의 범위인 것을 특징으로 하는 살리사이드를 갖는 반도체 소자 제조 방법.
- 제 5 항에 있어서,상기 살리사이드 억제 물질의 두께 범위가 100 - 350Å이고, 상기 스페이서 물질의 두께 범위가 650 - 900Å인 것을 특징으로 하는 살리사이드를 갖는 반도체 소자 제조 방법.
- 제 6항에 있어서.상기 살리사이드 억제 물질은 650 - 730℃의 온도 범위에서 형성되고, 상기 스페이서 물질은 700 - 800℃의 온도 범위에서 형성되는 것을 특징으로 하는 살리사이드를 갖는 반도체 소자 제조 방법.
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