KR101128698B1 - 고전압 트랜지스터 및 이를 구비한 반도체 소자의 제조방법 - Google Patents

고전압 트랜지스터 및 이를 구비한 반도체 소자의 제조방법 Download PDF

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Abstract

본 발명은 고전압 트랜지스터와 저전압 트랜지스터가 하나의 칩 내에 구현된 반도체 소자의 제조공정시 반도체 소자의 소오스/드레인 영역 형성을 위한 마스크 공정 및 이온주입공정 수를 감소시킬 수 있는 반도체 소자의 제조방법을 제공하기 위한 것으로서, 이를 위해 본 발명에서는 제1영역과 제2영역을 갖는 기판을 준비하는 단계와, 상기 제1영역의 기판 상의 일부에 제1게이트절연막을 형성하는 단계와, 상기 제1 및 제2영역의 기판 상에 제2게이트절연막을 형성하여 상기 제1영역에는 상기 제1 및 제2게이트절연막으로 이루어진 제3게이트절연막을 형성하는 단계와, 상기 제1영역의 제3게이트절연막 상에 제1게이트전극을 형성함과 동시에 상기 제2영역의 제2게이트절연막 상에 제2게이트전극을 형성하는 단계와, 상기 제2게이트절연막을 완충마스크로 이온주입공정을 실시하여 상기 제1영역의 제1게이트전극 양측 상기 제2게이트절연막 아래 기판에 제1소오스/드레인을 형성함과 동시에 상기 제2영역의 제2게이트전극 양측 상기 제2게이트절연막 아래 기판에 제2소오스/드레인을 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
CMOS, 고전압 트랜지스터, 저전압 트랜지스터, 소오스/드레인 영역.

Description

고전압 트랜지스터 및 이를 구비한 반도체 소자의 제조방법{HIGH VOLTAGE TRANSISTOR AND METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE HAVING THE SAME}
도 1 내지 도 11은 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조방법을 도시한 공정단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
HV : 고전압 영역 LV : 저전압 영역
110 : 반도체 기판 111 : 제1 포토레지스트 패턴
112, 123 : 웰 이온주입공정 113 : P-웰 영역
114 : 제2 포토레지스트 패턴 115 : 이온주입 공정
116 : N- 드리프트 영역 117 : 소자분리막
118 : 질화막 119 : 제3 포토레지스트 패턴
120, 129 : 식각공정 121 : 제1 게이트 산화막
122 : 제4 포토레지스트 패턴 124 : P-웰 영역
125 : 제2 게이트 산화막 126 : 고전압용 게이트 절연막
127 : 폴리 실리콘막 128 : 제5 포토레지스트 패턴
127a : 고전압용 게이트 전극 127b : 저전압용 게이트 전극
130 : 제6 포토레지스트 패턴 131 : LDD 이온주입 공정
132 : 저농도 접합영역 133 : 스페이서
134 : 제7 포토레지스트 패턴 135 : 소오스/드레인 이온주입공정
136a, 136b : N+ 소오스/드레인 영역
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히, 고전압 트랜지스터와 저전압 트랜지스터가 하나의 칩에 구현된 반도체 소자의 제조방법에 관한 것이다.
일반적으로, CMOS(Complementary Metal Oxide Semiconductor) 소자의 고전압 트랜지스터(high voltage transistor)는 고전압에 의해 구동되는 소자로서, 비휘발성 메모리 소자 또는 휘발성 메모리 소자와 같은 반도체 소자의 구동회로에 널리 사용되고 있다. 이러한, 고전압 트랜지스터는 높은 고전압에 대한 내압을 갖도록 게이트 절연막을 두껍게 형성한다. 반면에, 저전압 트랜지스터(low voltage transistor)는 저전압에 의해 구동되는 소자로서, 로직(Logic) 소자와 같은 반도체 소자의 구동회로에 널리 사용되고 있다. 이러한, 저전압 트랜지스터는 비교적 낮은 전압에 의해 구동되기 때문에 게이트 절연막을 고전압 트랜지스터의 게이트 절연막의 두께보다 얇게 형성한다.
이러한 고전압 트랜지스터와 저전압 트랜지스터는 반도체 소자의 구동회로의 설계에 따라 하나의 칩 내에 함께 구현되고 있으나, 서로 다른 두께를 갖는 게이트 절연막에 의해 후속 공정 진행에 많은 어려움이 수반되고 있다. 특히, 종래기술에서는 고전압 트랜지스터와 저전압 트랜지스터의 소오스/드레인 영역을 형성하기 위한 소오스/드레인 이온주입공정을 동일 조건으로 동시에 진행하고 있는데, 이 경우 고전압 트랜지스터 및 저전압 트랜지스터의 게이트 절연막 두께가 각각 달라 소오스/드레인 영역이 서로 다른 깊이로 형성된다. 이는, 소오스/드레인 이온주입공정시 서로 다른 두께를 갖는 각 게이트 절연막이 완충(buffer) 마스크로 사용되기 때문이다. 여기서, 완충 마스크는 이온주입공정시 노출된 기판을 보호하는 기능을 수행한다.
이러한 문제점을 해결하기 위한 일환으로 최근에는 고전압 트랜지스터 및 저전압 트랜지스터의 소오스/드레인 영역 형성공정을 각각 별도로 진행하고 있다. 즉, 고전압 트랜지스터의 소오스/드레인 영역 형성공정과 저전압 트랜지스터의 소오스/드레인 영역 형성공정을 각각 별도로 진행하고 있다. 이에 따라, 고전압 트랜지스터와 저전압 트랜지스터의 각 소오스/드레인 영역을 형성하기 위한 마스크 공정 및 이온주입공정이 증가하여 반도체 소자의 제조 공정이 복잡해지고, 제조비용이 증가하는 문제점이 있다.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 고전압 트랜지스터와 저전압 트랜지스터가 하나의 칩 내에 구현된 반도체 소자의 제조공정시 반도체 소자의 소오스/드레인 영역 형성을 위한 마스크 공정 및 이온주입공정 수를 감소시킬 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
상기에서 설명한 목적을 달성하기 위한 일측면에 따른 본 발명은, 제1영역과 제2영역을 갖는 기판을 준비하는 단계와, 상기 제1영역의 기판 상의 일부에 제1게이트절연막을 형성하는 단계와, 상기 제1 및 제2영역의 기판 상에 제2게이트절연막을 형성하여 상기 제1영역에는 상기 제1 및 제2게이트절연막으로 이루어진 제3게이트절연막을 형성하는 단계와, 상기 제1영역의 제3게이트절연막 상에 제1게이트전극을 형성함과 동시에 상기 제2영역의 제2게이트절연막 상에 제2게이트전극을 형성하는 단계와, 상기 제2게이트절연막을 완충마스크로 이온주입공정을 실시하여 상기 제1영역의 제1게이트전극 양측 상기 제2게이트절연막 아래 기판에 제1소오스/드레인을 형성함과 동시에 상기 제2영역의 제2게이트전극 양측 상기 제2게이트절연막 아래 기판에 제2소오스/드레인을 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1 내지 도 11은 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 고전압 트랜지스터와 저전압 트랜지스터를 함께 도시한 단면도들이다. 또한, 설명의 편의를 위해 도 1 내지 도 11에서 도시된 고전압 트랜지스터와 저전압 트랜지스터는 NPN 트랜지스터를 일례로 들어 도시하였으며, 도 1 내지 도 11에 도시된 도면부호들 중 서로 동일한 도면부호는 동일한 기능을 수행하는 동일 요소이다.
먼저, 도 1에 도시된 바와 같이, 고전압 트랜지스터가 형성될 고전압 영역(HV; 이하, 제1 영역이라 함)과 저전압 트랜지스터가 형성될 저전압 영역(LV; 이하, 제2 영역이라 함)이 정의된 반도체 기판(110)을 제공한다. 여기서, 반도체 기판(110)은 P형 기판 또는 N형 기판일 수 있다.
이어서, 반도체 기판(110) 상에 미도시된 포토레지스트를 도포한 후 포토마스크를 이용한 노광공정 및 현상공정을 실시하여 제1 포토레지스트 패턴(111)을 형성한다. 이때, 제1 포토레지스트 패턴(111)은 제1 영역(HV)이 오픈된 구조로 형성한다.
이어서, 제1 포토레지스트 패턴(111)을 이온주입 마스크로 이용한 웰 이온주입공정(112)을 실시하여 제1 영역(HV)의 반도체 기판(111)에 웰 영역(113)을 형성한다. 이때, 웰 이온주입공정(112)은 붕소(boron, B)와 같은 p형 불순물을 이용하여 실시한다. 이에 따라, 웰 영역(113)은 P-웰 영역이 된다.
이어서, 도 2에 도시된 바와 같이, 스트립(strip) 공정을 실시하여 제1 포토레지스트 패턴(111)을 제거한다.
이어서, 웰 영역(113)이 형성된 반도체 기판(110) 상에 미도시된 포토레지스트를 도포한 후 포토마스크를 이용한 노광공정 및 현상공정을 실시하여 제2 포토레지스트 패턴(114)을 형성한다. 이때, 제2 포토레지스트 패턴(114)은 P-웰 영역(113)의 일부가 오픈된 구조를 갖는다.
이어서, 제2 포토레지스트 패턴(114)을 마스크로 이용한 드리프트(drift) 이온주입공정(115)을 실시하여 P-웰 영역(113) 내에 복수의 드리프트 영역(116)을 형성한다. 예컨대, 드리프트 이온주입공정(115)은 인(phosphorous, P)과 같은 n형 불순물을 이용하여 실시한다. 이에 따라, 드리프트 영역(116)은 N- 드리프트 영역이 된다.
이어서, 도 3에 도시된 바와 같이, 스트립 공정을 실시하여 제2 포토레지스트 패턴(114)을 제거한다.
이어서, 제1 영역(HV) 및 제2 영역(LV)의 반도체 기판(110) 전체에 복수의 소자분리막(117)을 형성한다. 이때, 소자분리막(117)은 STI(Shallow Trench Isolation)공정을 실시하여 형성하거나, LOCOS(LOCal Oxidation of Silocon)공정을 실시하여 형성한다.
이어서, 도면에 도시되지는 않았으나, 고전압 트랜지스터의 문턱전압 조절을 위한 문턱전압 이온주입공정을 실시할 수 있다.
이어서, 도 4에 도시된 바와 같이, 소자분리막(117)이 형성된 반도체 기판(110) 상에 산화 방지막으로 질화막(118)을 증착한다.
이어서, 질화막(118) 상에 미도시된 포토레지스트를 도포한 후 포토마스크를 이용한 노광공정 및 현상공정을 순차적으로 실시하여 제3 포토레지스트 패턴(119)을 형성한다.
이어서, 제3 포토레지스트 패턴(119)을 마스크로 이용한 식각공정(120)을 실시하여 질화막(118)을 식각한다. 이로써, P-웰 영역(113) 및 N- 드리프트 영역(116)의 일부분이 노출된다. 즉, 고전압 트랜지스터의 채널영역과, 후속 공정을 통해 소오스 및 드레인 영역이 형성될 영역을 제외한 N- 드리프트 영역(116)의 일부가 노출된다.
이어서, 도 5에 도시된 바와 같이, 스트립 공정을 실시하여 제3 포토레지스트 패턴(119)을 제거한다.
이어서, 산화공정을 실시하여 제3 포토레지스트 패턴(119)의 제거로 인해 노출된 P-웰 영역(113)(즉, 채널영역) 및 N- 드리프트 영역(116) 상에 고전압용 게이트 절연막으로 기능하는 제1 게이트 산화막(121)을 형성한다. 이때, 질화막(118)이 남아있는 영역에서는 산화가 일어나지 않아 제1 게이트 산화막(121)이 형성되지 않는다.
이어서, 도 6에 도시된 바와 같이, 습식식각공정을 실시하여 남아있는 질화막(118)을 제거한다.
이어서, 질화막(118)이 제거된 반도체 기판(110) 상에 미도시된 포토레지스트를 도포한 후 포토마스크를 이용한 노광공정 및 현상공정을 실시하여 제4 포토레지스트 패턴(122)을 형성한다. 이때, 제4 포토레지스트 패턴(122)은 제2 영역(LV)의 반도체 기판(110) 일부를 노출시킨다.
이어서, 제4 포토레지스트 패턴(122)을 마스크로 이용한 웰 이온주입공정(123)을 실시하여 노출된 제2 영역(LV)의 반도체 기판(110)에 웰 영역(124)을 형성한다. 예컨대, 웰 이온주입공정(123)은 붕소(B)와 같은 p형 불순물을 이용하여 실시한다. 이에 따라, 웰 영역(124)은 P-웰 영역이 된다. 이때, P-웰 영역(124)은 P-웰 영역(113)의 깊이보다 낮게 형성할 수 있다.
이어서, 도면에 도시되지는 않았으나, 저전압 트랜지스터의 문턱전압 조절을 위한 문턱전압 이온주입공정을 실시할 수 있다.
이어서, 도 7에 도시된 바와 같이, 스트립 공정을 실시하여 제4 포토레지스트 패턴(122)을 제거한다.
이어서, 산화공정을 실시하여 실리콘 기판이 노출된 영역 즉, 소자분리막(117)이 형성되지 않은 영역의 반도체 기판(110) 상에 제2 게이트 산화막(125)을 형성한다. 이때, 제1 게이트 산화막(121)이 형성된 영역에서는 제2 게이트 산화막(125) 상에 제1 게이트 산화막(121) 두께만큼의 단차를 갖고 적층된 구조의 고전압 게이트 절연막(126)이 형성된다. 여기서 제2 영역(LV)에 형성된 제2 게이트 산화막(121)은 저전압 게이트 절연막으로 기능한다.
이어서, 도 8에 도시된 바와 같이, 고전압 게이트 절연막(126)이 형성된 전체 구조 상부의 단차를 따라 폴리 실리콘막(127)을 증착한다.
이어서, 도 9에 도시된 바와 같이, 폴리 실리콘막(127) 상에 미도시된 포토레지스트를 도포한 후, 포토마스크를 이용한 노광 및 현상공정을 실시하여 제5 포토레지스트 패턴(128)을 형성한다.
이어서, 제5 포토레지스트 패턴(128)을 마스크로 이용한 식각공정(129)을 실시하여 제1 영역(HV) 및 제2 영역(LV)에 각각 게이트 전극을 형성한다. 예컨대, 제1 영역(HV)에는 고전압 게이트 절연막(126) 상에 고전압용 게이트 전극(127a)을 형성하고, 제2 영역(LV)에는 제2 게이트 산화막(125) 상에 저전압용 게이트 전극(127b)을 형성한다.
이어서, 도 10에 도시된 바와 같이, 스트립 공정을 실시하여 제5 포토레지스트 패턴(128)을 제거한 결과물 상에 포토레지스트(미도시)를 도포한 후, 포토마스크(미도시)를 이용한 노광 및 현상공정을 실시하여 제6 포토레지스트 패턴(130)을 형성한다. 이때, 제6 포토레지스트 패턴(130)은 저전압용 게이트 전극(127b)을 포함한 제2 영역(LV)의 일부가 오픈된 구조를 갖는다.
이어서, 제6 포토레지스트 패턴(130)을 마스크로 이용한 LDD(Lightly Doped Drain)이온주입 공정을 실시하여 저전압용 게이트 전극(127b)의 양측으로 노출된 반도체 기판(110)에 저농도 접합영역(132)을 형성한다.
이어서, 도 11에 도시된 바와 같이, 스트립 공정을 실시하여 제6 포토레지스 트 패턴(130)을 제거한다.
이어서, 제6 포토레지스트 패턴(130)이 제거된 전체 구조 상부의 단차를 따라 절연막을 증착한 후 에치백(etch back)과 같은 건식식각공정을 실시하여 고전압용 게이트 전극(127a) 및 저전압용 게이트 전극(127b)의 양측벽에 스페이서(133)를 형성한다.
이어서, 미도시된 포토레지스트를 도포한 후, 포토마스크를 이용한 노광 및 현상공정을 실시하여 제7 포토레지스트 패턴(134)을 형성한다. 이때, 제7 포토레지스트 패턴(134)은 고전압용 게이트 전극(127a) 및 저전압용 게이트 전극(127b)이 형성된 영역이 오픈된 구조로 형성한다.
이어서, 제7 포토레지스트 패턴(134)을 마스크로 이용한 고농도 소오스/드레인 이온주입공정(135)을 실시하여 스페이서(133) 양측으로 노출된 기판(110)에 각각 고농도 접합영역인 소오스/드레인 영역(136a, 136b)을 형성한다. 예컨대, 제1 영역(HV)에는 N- 드리프트 영역(116) 내에 N+ 소오스/드레인 영역(136a)을 형성하고, 제2 영역(LV)에는 저농도 접합영역(132)보다 깊은 N+ 소오스/드레인 영역(136b)을 형성한다. 이때, 고농도 소오스/드레인 이온주입공정(135)은 제1 영역(HV)과 제2 영역(LV)에서 동일하게 제2 게이트 산화막(125)을 완충 산화막으로 이용하여 실시한다.
상기에서 설명한 바와 같이, 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조방법에서는 도 7에 도시된 바와 같이 제1 영역(HV)에는 제1 게이트 산화막 (121)에 의해 소오스/드레인 영역이 정의되고, 이후 도 11에 도시된 바와 같이 제2 게이트 산화막(125)을 완충 산화막으로 사용하여 고농도 소오스/드레인 이온주입공정(135)을 실시한다. 즉, 제1 영역(HV)과 제2 영역(LV)에서 동일한 두께를 갖는 제2 게이트 산화막(125)을 완충 산화막으로 사용함에 따라 동일한 깊이를 갖는 소오스/드레인 영역(136a, 136b)을 형성하는 것이 가능하다. 결국, 고전압 트랜지스터의 게이트 절연막 두께를 확보하는 동시에 한번의 소오스/드레인 이온주입 공정을 통해 고전압 트랜지스터 및 저전압 트랜지스터의 소오스/드레인 영역을 최적화된 동일한 깊이로 동시에 형성할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 고전압 트랜지스터 및 저전압 트랜지스터가 하나의 칩에 구현된 반도체 소자의 제조공정시 고전압 트랜지스터의 게이트 절연막의 두께를 확보하는 동시에 고전압 트랜지스터와 저전압 트랜지스터의 각 소오스/드레인 영역을 동시에 최적화된 동일한 깊이로 형성할 수 있다. 따라서, 한번의 마스크 공정 및 소오스/드레인 이온주입공정을 실시하여 고전압 트랜지스터 및 저전압 트랜지스터의 소오스/드레인 영역을 동시에 형성함으로써 반도체 소자의 제조공정을 단순화시키고, 제조비용을 절감할수 있어 수율을증가시킬 수 있다.

Claims (18)

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  5. 제1영역과 제2영역을 갖는 기판을 준비하는 단계;
    상기 제1영역의 기판 상의 일부에 제1게이트절연막을 형성하는 단계;
    상기 제1 및 제2영역의 기판 상에 제2게이트절연막을 형성하여 상기 제1영역에는 상기 제1 및 제2게이트절연막으로 이루어진 제3게이트절연막을 형성하는 단계;
    상기 제1영역의 제3게이트절연막 상에 제1게이트전극을 형성함과 동시에 상기 제2영역의 제2게이트절연막 상에 제2게이트전극을 형성하는 단계; 및
    상기 제2게이트절연막을 완충마스크로 이온주입공정을 실시하여 상기 제1영역의 제1게이트전극 양측 상기 제2게이트절연막 아래 기판에 제1소오스/드레인을 형성함과 동시에 상기 제2영역의 제2게이트전극 양측 상기 제2게이트절연막 아래 기판에 제2소오스/드레인을 형성하는 단계
    를 포함하는 반도체 소자의 제조방법.
  6. 제5항에 있어서,
    상기 제1영역은 고전압 트랜지스터가 형성되는 영역이고, 상기 제2영역은 상기 고전압 트랜지스터보다 낮은 동작전압을 갖는 저전압 트랜지스터가 형성되는 영역인 반도체 소자의 제조방법.
  7. 제6항에 있어서,
    상기 제1게이트절연막의 두께를 상기 제2게이트절연막의 두께보다 두껍게 형성하는 반도체 소자의 제조방법.
  8. 제5항에 있어서,
    상기 제1게이트절연막을 형성하기 이전에
    상기 제1영역의 기판에 웰을 형성하는 단계; 및
    상기 웰에 일부가 상기 제1게이트전극과 중첩되는 드리프트영역을 형성하는 단계를 더 포함하고,
    상기 제1게이트절연막은 상기 제1소오스/드레인이 형성되는 영역 이외의 상기 드리프트영역을 덮는 반도체 소자의 제조방법.
  9. 제8항에 있어서,
    상기 제1소오스/드레인은 상기 드리프트영역에 형성되고, 상기 제1게이트전극 양측 끝단으로부터 이격되도록 형성하는 반도체 소자의 제조방법.
  10. 제5항에 있어서,
    상기 제1게이트절연막을 형성하는 단계는,
    상기 기판 전면에 산화방지막을 형성하는 단계;
    상기 산화방지막을 선택적으로 식각하여 상기 기판 중 제1 영역의 일부를 노출시키는 단계; 및
    상기 제1게이트절연막을 형성한 이후에 상기 산화방지막을 제거하는 단계
    를 포함하는 반도체 소자의 제조방법.
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