JP2001298187A - 高電圧トランジスタの製造方法 - Google Patents
高電圧トランジスタの製造方法Info
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 30
- 239000000758 substrate Substances 0.000 claims abstract description 48
- 239000004065 semiconductor Substances 0.000 claims abstract description 47
- 238000009792 diffusion process Methods 0.000 claims abstract description 30
- 239000012535 impurity Substances 0.000 claims abstract description 22
- 150000002500 ions Chemical class 0.000 claims description 30
- 238000000034 method Methods 0.000 claims description 23
- 238000002955 isolation Methods 0.000 claims description 4
- 230000001066 destructive effect Effects 0.000 abstract 1
- 229920002120 photoresistant polymer Polymers 0.000 description 18
- 230000015556 catabolic process Effects 0.000 description 12
- 238000005468 ion implantation Methods 0.000 description 10
- 238000007796 conventional method Methods 0.000 description 9
- 230000005684 electric field Effects 0.000 description 8
- 150000004767 nitrides Chemical class 0.000 description 8
- 238000004088 simulation Methods 0.000 description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- 125000006850 spacer group Chemical group 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 239000002019 doping agent Substances 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 101100269850 Caenorhabditis elegans mask-1 gene Proteins 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000005685 electric field effect Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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Abstract
(57)【要約】
【課題】 高い接合破壊電圧を得、集積度を向上させる
ようにした高電圧トランジスタの製造方法を提供する。 【解決手段】 第１導電型の半導体基板３１に複数のド
リフト領域を形成する段階と、前記ドリフト領域に表面
から第１の深さに第２導電型のドリフトイオンを注入す
る段階と、前記ドリフト領域に表面から第１の深さより
深い第２の深さに第２導電型のドリフトイオンを注入す
る段階と、前記ドリフト領域と一定の間隔を有するよう
に半導体基板３１に第１導電型のチャネルストップイオ
ンを注入する段階と、前記半導体基板３１の表面にフィ
ールド酸化膜３６を形成する段階と、前記ドリフト領域
の間の半導体基板３１上にゲート酸化膜３７を介在して
ゲート電極３８ａを形成する段階と、前記ゲート電極３
８ａの両側の半導体基板３１の表面内に第２導電型のソ
ース／ドレイン不純物拡散領域４１を形成する段階と、
を行う。
ようにした高電圧トランジスタの製造方法を提供する。 【解決手段】 第１導電型の半導体基板３１に複数のド
リフト領域を形成する段階と、前記ドリフト領域に表面
から第１の深さに第２導電型のドリフトイオンを注入す
る段階と、前記ドリフト領域に表面から第１の深さより
深い第２の深さに第２導電型のドリフトイオンを注入す
る段階と、前記ドリフト領域と一定の間隔を有するよう
に半導体基板３１に第１導電型のチャネルストップイオ
ンを注入する段階と、前記半導体基板３１の表面にフィ
ールド酸化膜３６を形成する段階と、前記ドリフト領域
の間の半導体基板３１上にゲート酸化膜３７を介在して
ゲート電極３８ａを形成する段階と、前記ゲート電極３
８ａの両側の半導体基板３１の表面内に第２導電型のソ
ース／ドレイン不純物拡散領域４１を形成する段階と、
を行う。
Description
【０００１】
【発明の属する技術分野】本発明は、高電圧トランジス
タの製造方法に関するものであり、より詳細には、接合
破壊電圧を高めるのに適した高電圧トランジスタの製造
方法に関する。
タの製造方法に関するものであり、より詳細には、接合
破壊電圧を高めるのに適した高電圧トランジスタの製造
方法に関する。
【０００２】
【従来の技術】一般的に、高電圧トランジスタは、半導
体基板にソース／ドレイン領域とチャネルを形成して製
造する。前記チャネル上には、絶縁体を形成した後、電
導性ゲートを形成し、前記ソース／ドレイン領域を完全
に包むようにドリフト領域を形成する。前記ドリフト領
域は、接合の深さを深く形成して電界を分散させること
により、電界集中による接合破壊電圧を増加させてい
る。
体基板にソース／ドレイン領域とチャネルを形成して製
造する。前記チャネル上には、絶縁体を形成した後、電
導性ゲートを形成し、前記ソース／ドレイン領域を完全
に包むようにドリフト領域を形成する。前記ドリフト領
域は、接合の深さを深く形成して電界を分散させること
により、電界集中による接合破壊電圧を増加させてい
る。
【０００３】以下、添付の図面を参照して、従来の高電
圧トランジスタの製造方法を説明する。図１０〜図１５
は、従来の高電圧トランジスタの製造方法の各工程を示
す断面図である。
圧トランジスタの製造方法を説明する。図１０〜図１５
は、従来の高電圧トランジスタの製造方法の各工程を示
す断面図である。
【０００４】まず、図１０に示すように、ｐ型半導体基
板１１上に第１フォトレジスト１２を塗布した後、露光
及び現像工程によって第１フォトレジスト１２をパター
ニングして、ドリフト領域を形成する。次いで、前記パ
ターニングされた第１フォトレジスト１２をマスクに利
用して、前記半導体基板１１のドリフト領域に、ｎ型不
純物イオンを１０ｋｅＶ以内のエネルギーと１×１０13
〜５×１０14／ｃｍ2のドーズ量で注入した後、９００
〜１１００℃で熱拡散工程を行ってｎ型不純物イオンを
拡散させ、半導体基板１１の表面内に深いドリフト領域
１３を形成する。
板１１上に第１フォトレジスト１２を塗布した後、露光
及び現像工程によって第１フォトレジスト１２をパター
ニングして、ドリフト領域を形成する。次いで、前記パ
ターニングされた第１フォトレジスト１２をマスクに利
用して、前記半導体基板１１のドリフト領域に、ｎ型不
純物イオンを１０ｋｅＶ以内のエネルギーと１×１０13
〜５×１０14／ｃｍ2のドーズ量で注入した後、９００
〜１１００℃で熱拡散工程を行ってｎ型不純物イオンを
拡散させ、半導体基板１１の表面内に深いドリフト領域
１３を形成する。
【０００５】次いで、図１１に示すように、前記第１フ
ォトレジスト１２を除去し、前記半導体基板１１の全面
に酸化膜１４と窒化膜１５とを順に形成し、露光及び食
刻工程を行って、フィールド領域が形成されるべき領域
の前記窒化膜１５と酸化膜１４とを選択的に除去する。
そして、前記選択的に除去された窒化膜１５と酸化膜１
４をマスクに利用して、表面が露出された半導体基板１
１にチャネルストップイオンを注入する。
ォトレジスト１２を除去し、前記半導体基板１１の全面
に酸化膜１４と窒化膜１５とを順に形成し、露光及び食
刻工程を行って、フィールド領域が形成されるべき領域
の前記窒化膜１５と酸化膜１４とを選択的に除去する。
そして、前記選択的に除去された窒化膜１５と酸化膜１
４をマスクに利用して、表面が露出された半導体基板１
１にチャネルストップイオンを注入する。
【０００６】次いで、図１２に示すように、前記チャネ
ルストップイオンが注入された半導体基板１１に局部酸
化工程を行い、その半導体基板１１の表面にフィールド
酸化膜１６を形成し、前記窒化膜１５と酸化膜１４の残
りを除去する。
ルストップイオンが注入された半導体基板１１に局部酸
化工程を行い、その半導体基板１１の表面にフィールド
酸化膜１６を形成し、前記窒化膜１５と酸化膜１４の残
りを除去する。
【０００７】次いで、図１３に示すように、前記半導体
基板１１にしきい値電圧調節用イオンを注入し、前記半
導体基板１１の全面にゲート酸化膜１７を形成し、その
ゲート酸化膜１７上にポリシリコン層１８を形成する。
さらに、前記ポリシリコン層１８上に第２フォトレジス
ト１９を塗布した後、露光及び現像工程によって前記第
２フォトレジスト１９をパターニングして、ゲート領域
を形成する。
基板１１にしきい値電圧調節用イオンを注入し、前記半
導体基板１１の全面にゲート酸化膜１７を形成し、その
ゲート酸化膜１７上にポリシリコン層１８を形成する。
さらに、前記ポリシリコン層１８上に第２フォトレジス
ト１９を塗布した後、露光及び現像工程によって前記第
２フォトレジスト１９をパターニングして、ゲート領域
を形成する。
【０００８】次いで、図１４に示すように、前記パター
ニングされた第２フォトレジスト１９をマスクに利用し
て、前記ポリシリコン層１８とゲート酸化膜１７とを選
択的に除去して、ゲート電極１８ａを形成する。
ニングされた第２フォトレジスト１９をマスクに利用し
て、前記ポリシリコン層１８とゲート酸化膜１７とを選
択的に除去して、ゲート電極１８ａを形成する。
【０００９】次いで、図１５に示すように、前記第２フ
ォトレジスト１９を除去し、前記ゲート電極１８ａを含
む半導体基板１１の全面に絶縁膜を形成した後、エッチ
バック工程を行い、前記ゲート電極１８ａの両側面に側
壁スペーサー２０を形成する。そして、前記ゲート電極
１８ａ及び側壁スペーサー２０をマスクに利用して、前
記半導体基板１１の全面にソース／ドレイン用の高濃度
のｎ型不純物イオンを注入し、前記ゲート電極１８ａの
両側の半導体基板１１の表面内にソース／ドレイン不純
物拡散領域２１を形成する。このように、従来の高電圧
トランジスタの製造方法では、高い接合破壊電圧を得る
ために、ドリフトイオンを注入した後、９００〜１１０
０℃の熱拡散工程によって深いドリフト領域１３を形成
している。
ォトレジスト１９を除去し、前記ゲート電極１８ａを含
む半導体基板１１の全面に絶縁膜を形成した後、エッチ
バック工程を行い、前記ゲート電極１８ａの両側面に側
壁スペーサー２０を形成する。そして、前記ゲート電極
１８ａ及び側壁スペーサー２０をマスクに利用して、前
記半導体基板１１の全面にソース／ドレイン用の高濃度
のｎ型不純物イオンを注入し、前記ゲート電極１８ａの
両側の半導体基板１１の表面内にソース／ドレイン不純
物拡散領域２１を形成する。このように、従来の高電圧
トランジスタの製造方法では、高い接合破壊電圧を得る
ために、ドリフトイオンを注入した後、９００〜１１０
０℃の熱拡散工程によって深いドリフト領域１３を形成
している。
【００１０】即ち、前記深いドリフト領域１３は、９０
０〜１１００℃の熱拡散工程によりドーピング剤を拡散
することで形成される。このとき、拡散領域の縁部から
側面への拡散が生じるため、拡散領域の端部では円筒形
接合が形成され、拡散領域の先端部では球面接合が形成
される。これにより、空乏層の曲率を減少させ、接合破
壊電圧を減少させる。これは、同じドーピング量で深い
接合と浅い接合との電界効果により分かる。この場合、
印加された逆バイアスに対しては、２つの接合が共に同
一のディプリーション幅を有するが、浅い接合の場合に
は、電界ラインが更に集中された高局部電界が発生す
る。このような電界ラインの集中によって接合破壊電圧
が低くなる。従って、従来は、ディプリーション幅を増
加させ、電界を分散させるために拡散領域の周辺にフロ
ーティングフィールドリングを形成したり、同電位のフ
ィールドプレートを形成する場合もある。
０〜１１００℃の熱拡散工程によりドーピング剤を拡散
することで形成される。このとき、拡散領域の縁部から
側面への拡散が生じるため、拡散領域の端部では円筒形
接合が形成され、拡散領域の先端部では球面接合が形成
される。これにより、空乏層の曲率を減少させ、接合破
壊電圧を減少させる。これは、同じドーピング量で深い
接合と浅い接合との電界効果により分かる。この場合、
印加された逆バイアスに対しては、２つの接合が共に同
一のディプリーション幅を有するが、浅い接合の場合に
は、電界ラインが更に集中された高局部電界が発生す
る。このような電界ラインの集中によって接合破壊電圧
が低くなる。従って、従来は、ディプリーション幅を増
加させ、電界を分散させるために拡散領域の周辺にフロ
ーティングフィールドリングを形成したり、同電位のフ
ィールドプレートを形成する場合もある。
【００１１】
【発明が解決しようとする課題】しかし、上記のような
従来の高電圧トランジスタの製造方法には、次のような
問題点があった。
従来の高電圧トランジスタの製造方法には、次のような
問題点があった。
【００１２】第１に、高温の熱拡散工程によって深いド
リフト領域を形成する場合には、深さだけでなく、側面
拡散も増加するため、ショートチャネル効果を期待しに
くい。第２に、高温の熱拡散工程によって深いドリフト
領域を形成する場合には、高温工程が低電圧回路部の接
合やチャネルのドーピング状態に影響を与えるため、製
造工程の初期に行われなければならない。第３に、ディ
プリーション幅を増加させ、電界を分散させるために、
拡散領域の周辺にフローティングフィールドリングや同
電位のフィールドプレートを形成する場合は、チップサ
イズの点で不利である。
リフト領域を形成する場合には、深さだけでなく、側面
拡散も増加するため、ショートチャネル効果を期待しに
くい。第２に、高温の熱拡散工程によって深いドリフト
領域を形成する場合には、高温工程が低電圧回路部の接
合やチャネルのドーピング状態に影響を与えるため、製
造工程の初期に行われなければならない。第３に、ディ
プリーション幅を増加させ、電界を分散させるために、
拡散領域の周辺にフローティングフィールドリングや同
電位のフィールドプレートを形成する場合は、チップサ
イズの点で不利である。
【００１３】本発明は上記のような従来の問題点を解決
するために為されたもので、その目的は、従来よりも高
い接合破壊電圧を得、集積度を向上させることができる
高電圧トランジスタの製造方法を提供することである。
するために為されたもので、その目的は、従来よりも高
い接合破壊電圧を得、集積度を向上させることができる
高電圧トランジスタの製造方法を提供することである。
【００１４】
【課題を解決するための手段】上記目的を達成するため
に、本発明による高電圧トランジスタの製造方法は、第
１導電型の半導体基板に、複数のドリフト領域を形成す
る段階と、前記半導体基板のドリフト領域に、表面から
第１の深さに第２導電型のドリフトイオンを注入する段
階と、前記半導体基板のドリフト領域に、表面から第１
の深さより深い第２の深さに第２導電型のドリフトイオ
ンを注入する段階と、前記ドリフト領域と一定の間隔を
有するように、前記半導体基板に第１導電型のチャネル
ストップイオンを注入する段階と、前記チャネルストッ
プイオンが注入された半導体基板の表面に、素子隔離膜
を形成する段階と、前記ドリフト領域の間の半導体基板
上に、ゲート絶縁膜を介在してゲート電極を形成する段
階と、前記ゲート電極の両側の半導体基板の表面内に、
第２導電型のソース／ドレイン不純物拡散領域を形成す
る段階と、を行うこととする。また、前記半導体基板の
表面内に第１、第２の深さを有する第２導電型のドリフ
トイオンを注入した後、熱拡散工程を実施する段階を更
に行うこととする。また、前記素子隔離膜を形成した
後、ドリフト領域を更に形成することとする。
に、本発明による高電圧トランジスタの製造方法は、第
１導電型の半導体基板に、複数のドリフト領域を形成す
る段階と、前記半導体基板のドリフト領域に、表面から
第１の深さに第２導電型のドリフトイオンを注入する段
階と、前記半導体基板のドリフト領域に、表面から第１
の深さより深い第２の深さに第２導電型のドリフトイオ
ンを注入する段階と、前記ドリフト領域と一定の間隔を
有するように、前記半導体基板に第１導電型のチャネル
ストップイオンを注入する段階と、前記チャネルストッ
プイオンが注入された半導体基板の表面に、素子隔離膜
を形成する段階と、前記ドリフト領域の間の半導体基板
上に、ゲート絶縁膜を介在してゲート電極を形成する段
階と、前記ゲート電極の両側の半導体基板の表面内に、
第２導電型のソース／ドレイン不純物拡散領域を形成す
る段階と、を行うこととする。また、前記半導体基板の
表面内に第１、第２の深さを有する第２導電型のドリフ
トイオンを注入した後、熱拡散工程を実施する段階を更
に行うこととする。また、前記素子隔離膜を形成した
後、ドリフト領域を更に形成することとする。
【００１５】
【発明の実施の形態】以下、添付の図面を参照して、本
発明に係る高電圧トランジスタの製造方法の実施形態を
詳細に説明する。
発明に係る高電圧トランジスタの製造方法の実施形態を
詳細に説明する。
【００１６】図１〜図７は、本発明に係る高電圧トラン
ジスタの製造方法の各工程を示す断面図である。まず、
図１に示すように、ｐ型半導体基板３１上に第１フォト
レジスト３２を塗布した後、露光及び現像工程によって
第１フォトレジスト３２をパターニングして、ドリフト
領域を形成する。次いで、前記パターニングされた第１
フォトレジスト３２をマスクに利用して、前記半導体基
板３１のドリフト領域に、ｎ型不純物イオンを１×１０
13〜５×１０14／ｃｍ2のドーズ量で注入して、半導体
基板３１の表面内に、０．０１〜０．３μｍの投射範囲
を有する第１ドリフト領域３３ａを形成する。なお、本
実施形態では、ｐ型半導体基板３１のドリフト領域にｎ
型不純物イオンを注入することを説明しているが、ｎ型
半導体基板のドリフト領域にｐ型不純物イオンを注入し
て形成することもできる。
ジスタの製造方法の各工程を示す断面図である。まず、
図１に示すように、ｐ型半導体基板３１上に第１フォト
レジスト３２を塗布した後、露光及び現像工程によって
第１フォトレジスト３２をパターニングして、ドリフト
領域を形成する。次いで、前記パターニングされた第１
フォトレジスト３２をマスクに利用して、前記半導体基
板３１のドリフト領域に、ｎ型不純物イオンを１×１０
13〜５×１０14／ｃｍ2のドーズ量で注入して、半導体
基板３１の表面内に、０．０１〜０．３μｍの投射範囲
を有する第１ドリフト領域３３ａを形成する。なお、本
実施形態では、ｐ型半導体基板３１のドリフト領域にｎ
型不純物イオンを注入することを説明しているが、ｎ型
半導体基板のドリフト領域にｐ型不純物イオンを注入し
て形成することもできる。
【００１７】次いで、図２に示すように、前記第１フォ
トレジスト３２をマスクにして、ｎ型不純物イオンが注
入された領域にｎ型不純物イオンを１×１０13〜５×１
０14／ｃｍ2のドーズ量で注入し、半導体基板３１の表
面内に、０．５〜１．５μｍの投射範囲を有する第２ド
リフト領域３３ｂを形成する。従って、第１、第２ドリ
フト領域３３ａ、３３ｂがドリフト領域３３となる。
トレジスト３２をマスクにして、ｎ型不純物イオンが注
入された領域にｎ型不純物イオンを１×１０13〜５×１
０14／ｃｍ2のドーズ量で注入し、半導体基板３１の表
面内に、０．５〜１．５μｍの投射範囲を有する第２ド
リフト領域３３ｂを形成する。従って、第１、第２ドリ
フト領域３３ａ、３３ｂがドリフト領域３３となる。
【００１８】このように、１回目の不純物イオンのドー
ズ量と２回目の不純物イオンのドーズ量を異なるように
してドリフト領域３３を形成することにより、従来と同
一の深さを有するドリフト領域３３の形成時に、不純物
イオンの側面拡散を防止できるので、ショートチャネル
効果を改善できる。
ズ量と２回目の不純物イオンのドーズ量を異なるように
してドリフト領域３３を形成することにより、従来と同
一の深さを有するドリフト領域３３の形成時に、不純物
イオンの側面拡散を防止できるので、ショートチャネル
効果を改善できる。
【００１９】また、本発明の他の実施形態として、上述
のように、２回目のｎ型不純物イオン注入を行った後、
従来のように、９００〜１１００℃の熱拡散工程を行う
ことにより、従来より更に深いドリフト領域３３を形成
できるので、接合破壊電圧を高めることができる。
のように、２回目のｎ型不純物イオン注入を行った後、
従来のように、９００〜１１００℃の熱拡散工程を行う
ことにより、従来より更に深いドリフト領域３３を形成
できるので、接合破壊電圧を高めることができる。
【００２０】次いで、図３に示すように、前記第１フォ
トレジスト３２を除去し、前記半導体基板３１の全面に
酸化膜３４と窒化膜３５とを順に形成し、露光及び食刻
工程によって、フィールド領域が形成されるべき領域の
前記窒化膜３５と酸化膜３４を選択的に除去する。次い
で、前記選択的に除去された窒化膜３５と酸化膜３４を
マスクにして、表面が露出された半導体基板３１にチャ
ネルストップイオンを注入する。ここで、前記チャネル
ストップイオンは、ドリフト領域３３と０．５〜２．０
μｍの間隔をおいて形成することもできる。
トレジスト３２を除去し、前記半導体基板３１の全面に
酸化膜３４と窒化膜３５とを順に形成し、露光及び食刻
工程によって、フィールド領域が形成されるべき領域の
前記窒化膜３５と酸化膜３４を選択的に除去する。次い
で、前記選択的に除去された窒化膜３５と酸化膜３４を
マスクにして、表面が露出された半導体基板３１にチャ
ネルストップイオンを注入する。ここで、前記チャネル
ストップイオンは、ドリフト領域３３と０．５〜２．０
μｍの間隔をおいて形成することもできる。
【００２１】次いで、図４に示すように、前記チャネル
ストップイオンが注入された半導体基板３１に局部酸化
（ＬＯＣＯＳ：Local Oxidation Silicon）工程を行
い、半導体基板３１の表面にフィールド酸化膜３６を形
成し、前記窒化膜３５と酸化膜３４の残りを除去する。
ストップイオンが注入された半導体基板３１に局部酸化
（ＬＯＣＯＳ：Local Oxidation Silicon）工程を行
い、半導体基板３１の表面にフィールド酸化膜３６を形
成し、前記窒化膜３５と酸化膜３４の残りを除去する。
【００２２】なお、本発明の実施形態では、フィールド
酸化膜３６の形成前にドリフト領域３３を形成している
が、フィールド酸化膜３６を形成した後、イオン注入エ
ネルギーとドーズ量を調節して２回に分けてイオン注入
を行うことで、ドリフト領域３３を形成することもでき
る。
酸化膜３６の形成前にドリフト領域３３を形成している
が、フィールド酸化膜３６を形成した後、イオン注入エ
ネルギーとドーズ量を調節して２回に分けてイオン注入
を行うことで、ドリフト領域３３を形成することもでき
る。
【００２３】次いで、図５に示すように、前記半導体基
板３１の全面にゲート酸化膜３７を形成し、そのゲート
酸化膜３７上にポリシリコン層３８を形成する。そし
て、前記ポリシリコン層３８上に第２フォトレジスト３
９を塗布した後、露光及び現像工程で前記第２フォトレ
ジスト３９をパターニングして、ゲート領域を形成す
る。
板３１の全面にゲート酸化膜３７を形成し、そのゲート
酸化膜３７上にポリシリコン層３８を形成する。そし
て、前記ポリシリコン層３８上に第２フォトレジスト３
９を塗布した後、露光及び現像工程で前記第２フォトレ
ジスト３９をパターニングして、ゲート領域を形成す
る。
【００２４】次いで、図６に示すように、前記パターニ
ングされた第２フォトレジスト３９をマスクにして、ポ
リシリコン層３８とゲート酸化膜３７を選択的に除去し
て、ゲート電極３８ａを形成する。
ングされた第２フォトレジスト３９をマスクにして、ポ
リシリコン層３８とゲート酸化膜３７を選択的に除去し
て、ゲート電極３８ａを形成する。
【００２５】次いで、図７に示すように、前記ゲート電
極３８ａを含む半導体基板３１の全面に絶縁膜を形成し
た後、エッチバック工程を行い、前記ゲート電極３８ａ
の両側面に側壁スペーサー４０を形成する。そして、ゲ
ート電極３８ａ及び側壁スペーサー４０をマスクにし
て、半導体基板３１の全面にソース／ドレイン用の高濃
度のｎ型不純物イオンを注入して、ゲート電極３８ａの
両側の半導体基板３１の表面内に、ＬＤＤ（Lightly Do
ped Drain）領域と連結されるソース／ドレイン不純物
拡散領域４１を形成する。ここで、前記ソース／ドレイ
ン不純物拡散領域４１は、高電圧トランジスタの接合破
壊電圧を高めるために、別のマスク（図示せず）を用い
てノンセルフアライン、すなわち、オフセット型のソー
ス／ドレイン不純物拡散領域として形成することもでき
る。このように、電界ラインの集中を防ぐために、ドリ
フト領域３３を形成するとき、従来のイオン注入エネル
ギーとドーズ量によるイオン注入に加えて、同一の導電
型の高エネルギーなイオン注入を追加して行うことで、
深い接合を形成する。
極３８ａを含む半導体基板３１の全面に絶縁膜を形成し
た後、エッチバック工程を行い、前記ゲート電極３８ａ
の両側面に側壁スペーサー４０を形成する。そして、ゲ
ート電極３８ａ及び側壁スペーサー４０をマスクにし
て、半導体基板３１の全面にソース／ドレイン用の高濃
度のｎ型不純物イオンを注入して、ゲート電極３８ａの
両側の半導体基板３１の表面内に、ＬＤＤ（Lightly Do
ped Drain）領域と連結されるソース／ドレイン不純物
拡散領域４１を形成する。ここで、前記ソース／ドレイ
ン不純物拡散領域４１は、高電圧トランジスタの接合破
壊電圧を高めるために、別のマスク（図示せず）を用い
てノンセルフアライン、すなわち、オフセット型のソー
ス／ドレイン不純物拡散領域として形成することもでき
る。このように、電界ラインの集中を防ぐために、ドリ
フト領域３３を形成するとき、従来のイオン注入エネル
ギーとドーズ量によるイオン注入に加えて、同一の導電
型の高エネルギーなイオン注入を追加して行うことで、
深い接合を形成する。
【００２６】図８は、イオン注入エネルギーを５００ｋ
ｅＶに固定し、ドーズ量を変化させた場合の、ドーピン
グ濃度と接合の深さのプロファイルのシミュレーション
結果を示す図であり、図９は、ドーズ量は３×１０13／
ｃｍ2に固定し、イオン注入エネルギーを変化させた場
合の、ドーピング濃度と接合の深さのプロファイルのシ
ミュレーション結果を示す図である。
ｅＶに固定し、ドーズ量を変化させた場合の、ドーピン
グ濃度と接合の深さのプロファイルのシミュレーション
結果を示す図であり、図９は、ドーズ量は３×１０13／
ｃｍ2に固定し、イオン注入エネルギーを変化させた場
合の、ドーピング濃度と接合の深さのプロファイルのシ
ミュレーション結果を示す図である。
【００２７】また、図８と図９は、ドリフト領域３３を
形成した後にフィールド酸化膜３６を形成し、そのフィ
ールド酸化膜３６を形成した後にドリフト領域３３を形
成したプロファイルのシミュレーションである。
形成した後にフィールド酸化膜３６を形成し、そのフィ
ールド酸化膜３６を形成した後にドリフト領域３３を形
成したプロファイルのシミュレーションである。
【００２８】そして、図８及び図９に示すように、イオ
ン注入エネルギーの増加に伴って接合の深さが増加し、
ディプリーション幅が均一となるために、既存のプロフ
ァイルを維持しながら接合の深さを増加させることがで
きる。
ン注入エネルギーの増加に伴って接合の深さが増加し、
ディプリーション幅が均一となるために、既存のプロフ
ァイルを維持しながら接合の深さを増加させることがで
きる。
【００２９】一方、上述のようなシミュレーションを有
するドリフト領域３３を形成するためには、イオン注入
エネルギーとドーズ量の微細な調整が必要である。従っ
て、本発明による高電圧トランジスタのシミュレーショ
ンの結果、一部の条件で不純物イオンを供給しない場合
に比べて、接合破壊電圧が約５Ｖ程度増加した。これに
より、従来と同様の熱拡散工程を本発明に適用した場合
には、ドリフト領域を更に深く形成して接合破壊電圧を
増加できるため、従来よりも低い熱拡散工程を行って、
従来と同一の深さを有するドリフト領域を形成し、従来
と同一の接合破壊電圧を得ることができる。
するドリフト領域３３を形成するためには、イオン注入
エネルギーとドーズ量の微細な調整が必要である。従っ
て、本発明による高電圧トランジスタのシミュレーショ
ンの結果、一部の条件で不純物イオンを供給しない場合
に比べて、接合破壊電圧が約５Ｖ程度増加した。これに
より、従来と同様の熱拡散工程を本発明に適用した場合
には、ドリフト領域を更に深く形成して接合破壊電圧を
増加できるため、従来よりも低い熱拡散工程を行って、
従来と同一の深さを有するドリフト領域を形成し、従来
と同一の接合破壊電圧を得ることができる。
【００３０】このように、本発明において、従来と同一
の深さを有するドリフト領域を形成するときには、従来
より低い温度で熱拡散工程を行えるので、製造工程の変
更が容易となり、かつ、高集積化のために有利である。
の深さを有するドリフト領域を形成するときには、従来
より低い温度で熱拡散工程を行えるので、製造工程の変
更が容易となり、かつ、高集積化のために有利である。
【００３１】
【発明の効果】以上説明したように、本発明の高電圧ト
ランジスタの製造方法には、次のような効果がある。請
求項１、３によれば、深いドリフト領域の形成のために
熱拡散工程を行わないことで、ドーピング剤の側面拡散
を防止してショートチャネル効果に対するマージンを向
上させ、デザインルールを減少させ、高集積化させるこ
とができる。また、熱拡散工程を行わないことで、相対
的に低い温度での製造工程の変更が容易である。請求項
２によれば、熱拡散工程を追加して行い、従来より更に
深いドリフト領域を形成することにより、接合破壊電圧
を高めることができる。
ランジスタの製造方法には、次のような効果がある。請
求項１、３によれば、深いドリフト領域の形成のために
熱拡散工程を行わないことで、ドーピング剤の側面拡散
を防止してショートチャネル効果に対するマージンを向
上させ、デザインルールを減少させ、高集積化させるこ
とができる。また、熱拡散工程を行わないことで、相対
的に低い温度での製造工程の変更が容易である。請求項
２によれば、熱拡散工程を追加して行い、従来より更に
深いドリフト領域を形成することにより、接合破壊電圧
を高めることができる。
【図１】本発明の高電圧トランジスタの製造方法の各工
程を示す断面図である。
程を示す断面図である。
【図２】同じく本発明の高電圧トランジスタの製造方法
の各工程を示す断面図である。
の各工程を示す断面図である。
【図３】同じく本発明の高電圧トランジスタの製造方法
の各工程を示す断面図である。
の各工程を示す断面図である。
【図４】同じく本発明の高電圧トランジスタの製造方法
の各工程を示す断面図である。
の各工程を示す断面図である。
【図５】同じく本発明の高電圧トランジスタの製造方法
の各工程を示す断面図である。
の各工程を示す断面図である。
【図６】同じく本発明の高電圧トランジスタの製造方法
の各工程を示す断面図である。
の各工程を示す断面図である。
【図７】同じく本発明の高電圧トランジスタの製造方法
の各工程を示す断面図である。
の各工程を示す断面図である。
【図８】ドーピング濃度と接合の深さのプロファイルの
シミュレーション結果を示す図である。
シミュレーション結果を示す図である。
【図９】ドーピング濃度と接合の深さの他のプロファイ
ルのシミュレーション結果を示す図である。
ルのシミュレーション結果を示す図である。
【図１０】従来の高電圧トランジスタの製造方法の各工
程を示す断面図である。
程を示す断面図である。
【図１１】同じく従来の高電圧トランジスタの製造方法
の各工程を示す断面図である。
の各工程を示す断面図である。
【図１２】同じく従来の高電圧トランジスタの製造方法
の各工程を示す断面図である。
の各工程を示す断面図である。
【図１３】同じく従来の高電圧トランジスタの製造方法
の各工程を示す断面図である。
の各工程を示す断面図である。
【図１４】同じく従来の高電圧トランジスタの製造方法
の各工程を示す断面図である。
の各工程を示す断面図である。
【図１５】同じく従来の高電圧トランジスタの製造方法
の各工程を示す断面図である。
の各工程を示す断面図である。
３１：半導体基板 ３２：第１フォトレジスト ３３：ドリフト領域 ３４：酸化膜 ３５：窒化膜 ３６：フィールド酸化膜 ３７：ゲート酸化膜 ３８ａ：ゲート電極 ３９：第２フォトレジスト ４０：側壁スペーサー ４１：ソース／ドレイン不純物拡散領域
───────────────────────────────────────────────────── フロントページの続き (72)発明者 金 成 錬 大韓民国忠清北道清州市上黨區内徳１洞 649−12番地 (72)発明者 徐 正 勲 大韓民国釜山市金井區長箭３洞605−19番 地
Claims (3)
- 【請求項１】 第１導電型の半導体基板に、複数のドリ
フト領域を形成する段階と、 前記半導体基板のドリフト領域に、表面から第１の深さ
に第２導電型のドリフトイオンを注入する段階と、 前記半導体基板のドリフト領域に、表面から第１の深さ
より深い第２の深さに第２導電型のドリフトイオンを注
入する段階と、 前記ドリフト領域と一定の間隔を有するように、前記半
導体基板に第１導電型のチャネルストップイオンを注入
する段階と、 前記チャネルストップイオンが注入された半導体基板の
表面に、素子隔離膜を形成する段階と、 前記ドリフト領域の間の半導体基板上に、ゲート絶縁膜
を介在してゲート電極を形成する段階と、 前記ゲート電極の両側の半導体基板の表面内に、第２導
電型のソース／ドレイン不純物拡散領域を形成する段階
と、を行うことを特徴とする高電圧トランジスタの製造
方法。 - 【請求項２】 前記半導体基板の表面内に第１、第２の
深さを有する第２導電型のドリフトイオンを注入した
後、熱拡散工程を実施する段階を更に行うことを特徴と
する請求項１記載の高電圧トランジスタの製造方法。 - 【請求項３】 前記素子隔離膜を形成した後、ドリフト
領域を更に形成することを特徴とする請求項１記載の高
電圧トランジスタの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000013116A KR100317337B1 (ko) | 2000-03-15 | 2000-03-15 | 고전압 트랜지스터의 제조방법 |
| KR13116/2000 | 2000-03-15 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001298187A true JP2001298187A (ja) | 2001-10-26 |
| JP5220970B2 JP5220970B2 (ja) | 2013-06-26 |
Family
ID=19655491
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001065614A Expired - Lifetime JP5220970B2 (ja) | 2000-03-15 | 2001-03-08 | 高電圧トランジスタの製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6500716B2 (ja) |
| JP (1) | JP5220970B2 (ja) |
| KR (1) | KR100317337B1 (ja) |
| TW (1) | TW471175B (ja) |
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| JP2009010374A (ja) * | 2007-06-26 | 2009-01-15 | Dongbu Hitek Co Ltd | 半導体素子の製造方法 |
| KR101102966B1 (ko) | 2004-12-30 | 2012-01-05 | 매그나칩 반도체 유한회사 | 고전압 반도체 소자 및 그 제조 방법 |
| KR101128698B1 (ko) * | 2005-03-03 | 2012-03-26 | 매그나칩 반도체 유한회사 | 고전압 트랜지스터 및 이를 구비한 반도체 소자의 제조방법 |
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| KR100657130B1 (ko) * | 2005-12-27 | 2006-12-13 | 동부일렉트로닉스 주식회사 | 반도체 소자 및 그 제조 방법 |
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| GB2134705B (en) | 1983-01-28 | 1985-12-24 | Philips Electronic Associated | Semiconductor devices |
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-
2000
- 2000-03-15 KR KR1020000013116A patent/KR100317337B1/ko active IP Right Grant
- 2000-12-26 TW TW089127831A patent/TW471175B/zh not_active IP Right Cessation
-
2001
- 2001-01-23 US US09/767,264 patent/US6500716B2/en not_active Expired - Lifetime
- 2001-03-08 JP JP2001065614A patent/JP5220970B2/ja not_active Expired - Lifetime
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| KR100317337B1 (ko) | 2001-12-22 |
| US6500716B2 (en) | 2002-12-31 |
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| US20010023106A1 (en) | 2001-09-20 |
| TW471175B (en) | 2002-01-01 |
| JP5220970B2 (ja) | 2013-06-26 |
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| Date | Code | Title | Description |
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| A711 | Notification of change in applicant |
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|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20061211 |
|
| A621 | Written request for application examination |
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|
| A131 | Notification of reasons for refusal |
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|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110908 |
|
| A521 | Request for written amendment filed |
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|
| A131 | Notification of reasons for refusal |
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|
| A601 | Written request for extension of time |
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|
| A521 | Request for written amendment filed |
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|
| A602 | Written permission of extension of time |
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|
| A131 | Notification of reasons for refusal |
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|
| A521 | Request for written amendment filed |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| R150 | Certificate of patent or registration of utility model |
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| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
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