KR100657130B1 - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

소자 특성을 향상시킬 수 있는 반도체 소자 및 그 제조 방법이 개시된다.
먼저, 웰(well)이 형성된 반도체 기판 상의 표면 부근에 문턱전압 조절용 이온을 형성한다. 트랜지스터 간을 구분하기 위해 소자 분리막이 형성된다. 소자 분리막으 에지면과 저면에 이온 보상막을 형성한다. 이온 보상막은 인접하는 트랜지스터의 소스/드레인 영역을 형성하기 위한 이온으로 형성될 수 있다. 문턱전압 조절용 이온은 열에 의해 활성화되어 소자 분리막의 내부로 침투되어 손실될 수 있다. 이러한 경우, 이온 보상막은 손실된 문턱전압 조절용 이온을 보상하여 주어 문턱전압 조절용 이온이 균일한 분포를 가지도록 하여 험프(hump) 특성을 완화하여 소자 특성을 향상시킬 수 있다.
반도체 소자, 험프 특성, 문턱전압 조절용 이온, 이온 보상막

Description

반도체 소자 및 그 제조 방법{Semiconductor device and fabrication method thereof}
도 1은 일반적인 고전압 트랜지스터를 개략적으로 도시한 평면도.
도 2는 도 1의 고전압 트랜지스터에서 I-I'라인을 따라 절단한 단면도.
도 3은 도 1의 고전압 트랜지스터에서 열에 의해 문턱전압 조절용 이온이 소자 분리막의 내부로 침투하는 모습을 도시한 도면.
도 4는 본 발명의 실시예에 따른 고전압 트랜지스터를 개략적으로 도시한 단면도.
도 5a 내지 도 5e는 도 4의 고전압 트랜지스터를 제조하는 방법을 설명하기 위한 공정도.
<도면의 주요 부분에 대한 부호의 설명>
11: 반도체 기판 13: 웰
15: 소자 분리막 16: 마스크 패턴
17: 게이트 19: 이온 보상막
본 발명은 반도체 소자에 관한 것으로, 특히 소자 특성을 향상시킬 수 있는 반도체 소자 및 그 제조 방법에 관한 것이다.
반도체 소자는 낸드 플래시와 같은 메모리 소자와 저전압 또는 고전압 트랜지스터(high voltage transistor)와 같은 스위칭 소자(switching device)로 널리 사용되고 있다.
특히, 디스플레이 소자의 구동용 IC에 구비되어 고전압에도 견딜 수 있는 내압을 갖는 고전압 트랜지스터가 활발히 개발되고 있다.
도 1은 일반적인 고전압 트랜지스터를 개략적으로 도시한 평면도이고, 도 2는 도 1의 고전압 트랜지스터에서 I-I'라인을 따라 절단한 단면도이다. 도 1은 설명의 편의상 하나의 고전압 트랜지스터를 도시하고 있지만, 반도체 소자에는 도1에 도시된 고전압 트랜지스터가 다수개가 구비되어 연결된 IC화되어 있다.
참조부호 A는 트랜지스터가 형성된 영역 그리고 P는 소스/드레인 형성을 위한 이온주입 영역을 나타낸다.
이하에서는 설명의 편의를 위해 도 1을 NMOS형으로 간주하고 설명하기로 한다.
도 1 및 도 2에 도시된 바와 같이, 반도체 기판(1), 즉 p형으로 도핑된 실리콘 기판 상에 트랜지스터를 형성하기 위한 p형 웰(p type well, 3)을 형성한다. 이를 반도체 소자로 확대하면, 반도체 기판(1) 상에 소정 간격(나중에 소자 분리막이 형성될 영역)을 두고 다수의 p형 웰(3) 또는/및 다수의 n형 웰(n type well)이 형성될 수 있다. p형 웰(3)은 p형 불순물(예컨대, 보론(B))이 도핑된 영역이고, n형 웰은 n형 불순물(예컨대, 비소(As))이 도핑된 영역이다. p형 웰(3)에는 NMOS형 고전압 트랜지스터가 형성되고, n형 웰에는 PMOS형 고전압 트랜지스터가 형성될 수 있다.
통상 웰을 형성하기 위해 도핑된 불순물은 비교적 낮은 농도를 갖는다.
p형 웰(3)은 반도체 기판(1) 내부의 깊은 곳까지 형성된다. 이와 같이 반도체 기판(1) 내의 깊은 곳까지 p형 웰(3)이 형성되므로 소자 구동시 전계가 분산되어 항복전압(breakdown voltage)이 증가되어 고전압에도 견딜 수 있는 내압을 가질 수 있다.
한편, 상기 반도체 기판(1) 상에 웰 간을 구분하기 위해 소자 분리막(5)을 형성한다. 상기 소자 분리막(5)에 의해 각 트랜지스터가 절연 및 격리된다. 상기 소자 분리막은 열산화를 이용한 LOCOS(LOCal Of Silicon) 기법이나 증착 및 식각을 이용한 STI(Shallow Trench Isolation) 기법으로 형성될 수 있다.
상기 소자 분리막(5)이 형성된 반도체 기판(1)에 실리콘 산화막(silicon oxidation) 및 폴리 실리콘(poly silicon)을 적층한 다음, 패터닝(patterning)하여 게이트(gate, 7)를 형성한다.
상기 반도체 기판(1)의 p형 웰(3)에서 게이트(7)를 제외한 영역에 소스/드레인 영역(미도시)을 형성한다.
도면에는 도시되지 않지만 문턱전압(Vt) 조절용 이온이 p형 웰(3)의 표면 내 부로 얇게 주입된다. 상기 문턱전압 조절용 이온은 상기 소자 분리막(5)이 형성된 후에 상기 p형 웰(3)로 주입될 수 있다.
이와 같은 문턱전압 조절용 이온은 상기 p형 웰(3)의 표면상에 분포하게 되지만, 열 등과 같은 외부 요인에 의해 이동되게 된다.
즉, 도 3에 도시된 바와 같이, 문턱전압 조절용 이온(6)은 열을 받으면, 더 이상 p형 웰(3)의 표면 근처에 분포하지 않고 이동하게 된다. 이와 같이 이동된 이온 중 일부는 상기 소자 분리막(5)의 에지 부근에 위치하고 심한 경우에는 상기 소자 분리막(5)의 내부로 침투하게 된다. 따라서 원하는 양만큼의 문턱전압 조절용 이온(6)을 p형 웰(3) 내부로 주입한다 하더라도 열 처리 공정 등으로 인해 문턱 전압 조절용 이온(6)이 손실되게 된다. 상기 p형 웰(3)에는 상기 문턱전압 조절용 이온(6)이 균일하게 분포하지 않고 국부적으로 도핑 농도가 저하된다. 따라서 상기 불균일한 이온 농도분포는 험프(hump)현상을 초래하게 되고, 이는 소자의 성능을 저하시키는 문제점이 있다.
본 발명은 웰 내의 이온 농도분포를 일정하게 하여 소자의 성능을 향상시킬 수 있도록 하는 반도체소자의 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 제1 실시예에 따르면, 상기 반도체 소 자는, 기판 상에 형성된 다수의 웰; 상기 웰의 표면 근처에 형성된 문턱전압 조절용 이온층; 상기 각 웰 사이를 배치된 소자 분리막; 상기 소자 분리막의 에지면과 저면에 형성된 이온 보상막; 및 상기 웰 상에 형성된 게이트를 포함한다.
본 발명의 제2 실시예에 따르면, 다수의 PMOS형 트랜지스터와 다수의 NMOS형 트랜지스터를 포함하여 구성된 반도체 소자의 제조방법은, 반도체 기판상에 제1 도전형 불순물을 이온 주입하여 상기 각 트랜지스터에 대응된 다수의 웰을 형성하는 단계; 상기 웰 상에 문턱전압 조절을 위해 제2 도전형 불순물을 이온 주입하는 단계; 상기 반도체 기판상에 상기 웰 간을 구분하기 위해 상기 웰 사이에 소자 분리막을 형성하는 단계; 상기 웰을 대상으로 제3 도전형 불순물을 이온 주입하여 상기 소자 분리막의 에지면과 저면에 이온 보상막을 형성하는 단계; 상기 웰을 대상으로 제4 도전형 불순물을 이온 주입하여 소스/드레인 영역을 형성하는 단계; 및 상기 웰 상에 게이트를 형성하는 단계를 포함한다.
본 발명의 제3 실시예에 따르면, 다수의 PMOS형 트랜지스터와 다수의 NMOS형 트랜지스터를 포함하여 구성된 반도체 소자의 제조방법은, 반도체 기판상에 상기 각 트랜지스터를 구분하기 위한 다수의 소자 분리막을 형성하는 단계; 상기 소자 분리막 사이의 상기 반도체 기판상에 제1 도전형 불순물을 이온 주입하여 상기 각 트랜지스터에 대응된 다수의 웰을 형성하는 단계; 상기 웰 상에 제2 도전형 불순물을 이온 주입하는 단계; 상기 웰을 대상으로 제3 도전형 불순물을 이온 주입하여 상기 소자 분리막의 에지면과 저면에 이온 보상막을 형성하는 단계; 상기 웰을 대상으로 제4 도전형 불순물을 이온 주입하여 소스/드레인 영역을 형성하는 단계; 및 상기 웰 상에 게이트를 형성하는 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
도 4는 본 발명의 실시예에 따른 고전압 트랜지스터를 개략적으로 도시한 단면도이다.
도 4에 도시된 고전압 트랜지스터는 NMOS형 트랜지스터이지만, 본 발명은 PMOS 고전압 트랜지스터에도 동일하게 적용될 것이다. 패키지 형태의 반도체 소자에는 PMOS 트랜지스터와 NMOS 트랜지스터가 각각 다수개로 서로 소자 분리막을 사이에 두고 인접하여 배치된다. 이러한 배경 하에서 본 발명은 보다 용이하게 이해될 수 있을 것이다.
도 4에 도시된 바와 같이, 본 발명의 고전압 트랜지스터는 반도체 기판(11), 즉 p형으로 도핑된 실리콘 기판상에 트랜지스터를 형성하기 위한 p형 웰(p type well, 13)을 형성한다. 이를 위해 고에너지의 보론(B) 이온이 상기 반도체 기판상에 주입될 수 있다. 상기 보론(B) 이온이 고에너지를 가짐에 따라 상기 반도체 기판의 내부 깊은 영역에 p형 웰(13)이 형성된다.
도면에 도시되지 않았지만, 상기 p형 웰(13)이 형성된 반도체 기판(11) 상에 저 에너지의 보론(B) 이온이 주입되어 문턱전압(Vt)이 조절된다. 이러한 경우, 상기 보론(B) 이온은 상기 p형 웰(13)의 표면 근처에 주입되게 된다.
p형 웰(13)이 형성된 반도체 기판(11) 상에 웰 영역을 구분하기 위해 소자 분리막(15)을 형성한다. 상기 소자 분리막(15)에 의해 각 트랜지스터가 절연 및 격리된다. 상기 소자 분리막(15)은 열산화를 이용한 LOCOS 기법이나 증착 및 식각을 이용한 STI 기법으로 형성될 수 있다. 상기 소자 분리막(15)은 상기 p형 웰(13)의 소정 내부에까지 형성된다. 즉, 상기 소자 분리막(15)의 에지가 상기 p형 웰(13)의 표면 일부를 덮게 된다. 이를 반대로 표현하면, 상기 소자 분리막(15)의 저면 일부에까지 상기 p형 웰(13)이 형성될 수 있다. 이와 같이 가급적 상기 p형 웰(13)을 넓게 형성함으로써, 소자 구동시 전계가 집중되는 것을 방지하여 항복전압을 증가시켜 내압을 향상시킬 수 있다. 따라서 이와 같은 웰 구조에 의해 고전압 트랜지스터가 만들어질 수 있다.
도시되지 않았지만, 상기 p형 웰(13) 내에 소스/드레인 영역이 형성된다. 상기 소스/드레인 영역은 n형 불순물(예컨대, 비소(As))의 이온 주입에 의해 형성될 수 있다.
한편, 상기 소자 분리막(15)의 에지면(edge surface)과 저면(lower surface)에 근접하여 이온 보상막(19)이 형성된다. 다시 말해, 상기 p형 웰(13)과 접하는 상기 소자 분리막(15)의 에지면과 저면이 상기 이온 보상막(19)에 의해 감싸지게 된다. 상기 이온 보상막(19)은 p형 불순물(예컨대, 보론(B), 13)에 의해 형성될 수 있다. 상기 이온 보상막(19)의 p형 불순물은 상기 p형 웰(13)의 p형 불순물보다 적어도 높은 농도를 갖는다. 즉, 상기 이온 보상막(19)의 p형 불순물은 인접하는 다른 트랜지스터(예컨대, PMOS 고전압 트랜지스터)의 소스/드레인 영역을 형성하기 위한 p형 불순물을 의미한다. 따라서 패키지 형태의 반도체 소자에 소자 분리막(15)을 사이에 두고 다수의 NMOS형 고전압 트랜지스터와 다수의 PMOS형 고전압 트랜지스터가 인접하여 배치될 때, n형 불순물에 의해 NMOS형 고전압 트랜지스터의 소스/드레인 영역과 상기 PMOS형 고전압 트랜지스터의 이온 보상막이 형성되고, p형 불순물에 의해 PNMOS형 고전압 트랜지스터의 소스/드레인 영역과 NMOS형 고전압 트랜지스터의 이온 보상막(19)이 형성될 수 있다.
상기 소자 분리막(19)이 형성된 반도체 기판(11)에 실리콘 산화막 및 폴리 실리콘으로 이루어진 게이트(17)를 형성한다.
종래의 고전압 트랜지스터의 경우에는 p형 웰의 표면에 존재하는 문턱전압(Vt) 조절용 이온이 고온 상태의 열에 의해 이동이 자유로워지게 되어 상기 소자 분리막의 내부로 침투됨에 따라 문턱 전압 조절용 이온이 비균일하게 되어 소자의 특성을 저하시킬 수 있다.
이러한 문제를 해결하기 위해 본 발명에서는 상기 소자 분리막(15)의 내부로 침투된 만큼 이상의 문턱전압(Vt) 조절용 이온을 보상하기 위해 상기 소자 분리막(15)의 에지면과 저면에 접하여 이온 보상막(19)이 형성된다. 상기 이온 보상막(19)은 상기 문턱전압(Vt) 조절용 이온과 동일한 물질로 형성되는데, 상기 이온 보상막(19)에 의해 상기 소자 분리막(15)으로 손실된 이온을 보상할 수 있다.
따라서 상기 이온 보상막(19)에 의해 열처리 공정이 수행되더라도 문턱전압(Vt) 조절용 이온의 농도를 변화되지 않음에 따라 균일하게 분포하게 되어, 안정적인 동작이 가능하여 소자 특성을 향상시킬 수 있다.
도 5a 내지 도 5e는 도 4의 고전압 트랜지스터를 제조하는 방법을 설명하기 위한 공정도이다. 도 5a 내지 도 5e는 NMOS형 고전압 트랜지스터를 도시한다.
도 5a에 도시된 바와 같이, 반도체 기판(11), 예컨대 실리콘 기판상에 고에 너지의 이온(B)을 주입하여 p형 웰(13)을 형성한다. 상기 p형 웰(13)은 이온(B)이 고에너지를 가짐에 따라 상기 반도체 기판(11)의 내부 깊숙하게 넓은 영역으로 형성된다. 이와 같은 넓은 영역의 p형 웰(13)에 의해 소자 구동시 전계가 분산되어 항복전압이 증가되어 고전압에도 견딜 수 있는 내압을 가지게 된다.
이어서, 상기 p형 웰(13) 상에 저에너지의 이온(B)을 주입하여 문턱전압 조절이 된다. 상기 저에너지의 이온(B)은 상기 p형 웰(13)의 표면 부근에 주입되어 위치되게 되는데, 이러한 문턱전압 조절용 이온(14)은 소자 동작을 위한 기준 전압 역할을 하게 된다. 즉, 상기 소자는 문턱전압 이하가 되는 경우에는 동작되지 않고, 문턱전압 이상이 되는 경우에는 동작이 될 수 있다.
이상과 같이 이온 주입 공정이 끝난 후, 주입된 이온을 격자 위치로 이동되도록 어닐링(annealing)이 수행될 수 있다. 이러한 경우, 이온들은 격자 위치로 이동되어 활성화되기도 하지만, 일부 이온들은 이동될 수도 있다. 어닐링은 노열 처리(furnace annealing), RTA(Rapid Thermal Annealing), 레이저 열처리 등의 기법에 의해 수행될 수 있다.
도 5b에 도시된 바와 같이, 상기 p형 웰(13)이 형성된 반도체 기판(11) 상에 웰 간의 절연 및 분리를 위한 소자 분리막(15)을 형성한다. 상기 소자 분리막(15)은 LOCOS 기법이나 STI 기법에 의해 형성될 수 있다. 이러한 LOCOS 기법이나 STI 기법은 이미 널리 알려진바 더 이상의 설명은 생략한다.
도 5c에 도시된 바와 같이, 상기 소자 분리막(15)이 형성된 반도체 기판(11) 상에 게이트가 형성될 영역을 제외한 영역이 노출되도록 마스크 패턴(16)을 형성한 다.
도 5d에 도시된 바와 같이, 상기 반도체 기판(11) 상의 마스크 패턴(16)을 대상으로 이온이 주입된다. 이러한 경우, 상기 마스크 패턴(16)에 의해 외부에 노출된 p형 웰(13) 영역에 이온이 주입되게 되고, 결국은 상기 소자 분리막(15)의 에지면과 저면에 접하여 이온이 주입되어 이온 보상막(19)이 형성된다. 상기 이온 보상막(19)을 형성하는 이온은 다른 트랜지스터(예컨대, PMOS형 고전압 트랜지스터)의 소스/드레인 영역을 형성하는데 사용된 이온인 것이 바람직하다. 다시 말해, NMOS형 고전압 트랜지스터의 이온 보상막(19)과 상기 PMOS형 고전압 트랜지스터의 소스/드레인 영역은 동일한 이온(p형 불순물, 예컨대, 보론(B))으로 동시에 형성될 수 있다. 마찬가지로, 상기 NMOS형 고전압 트랜지스터의 소스/드레인 영역은 상기 PMOS형 고전압 트랜지스터의 이온 보상막은 동일한 이온(n형 불순물, 예컨대, 비소(As))으로 동시에 형성될 수 있다.
상기 이온 보상막(19)이 형성된 반도체 기판(11) 상의 p형 웰(13)에 n형 이온(예컨대, 비소(As))을 이용하여 소스/드레인 영역(미도시)을 형성한다. 상기 소스/드레인 영역은 PMOS형 고전압 트랜지스터의 이온 보상막을 형성하는데 사용된 동일한 이온으로 동시에 형성될 수 있다.
상기 이온 보상막(19)과 상기 소스/드레인 영역이 형성되면, 이어서 이들을 형성하기 위해 주입한 이온을 활성화하기 위해 어닐링 공정이 수행될 수 있다.
도 5e에 도시된 바와 같이, 상기 소자 분리막(15)이 형성된 반도체 기판(11)을 열산화하여 게이트 산화막을 성장하고, 그 상부에 화학 기상 증착(CVD: Chemical Vapor Deposition) 공정을 이용하여 폴리실리콘을 증착한 후, 상기 폴리실리콘과 상기 게이트 산화막을 포토리소그라피(photolithography) 공정을 이용하여 패터닝하여 게이트(17)를 형성한다.
이상의 설명에서는 p형 웰(13)이 먼저 형성되고 이어서 소자 분리막(15)이 형성되는 것으로 설명하고 있지만, 먼저 소자 분리막(15)이 형성되고 이어서 p형 웰(13)이 형성되어도 무방하다. 결국, p형 웰(13)과 소자 분리막(15)은 공정 순서를 바꾸어도 상관이 없다.
따라서 본 발명은 PMOS형 고전압 트랜지스터의 소스/드레인 영역을 형성하기 위한 이온(예컨대, p형 불순물)으로 NMOS형 고전압 트랜지스터의 이온 보상막을 형성하고, 마찬가지로 NMOS형 고전압 트랜지스터의 소스/드레인 영역을 형성하기 위한 이온(예컨대, n형 불순물)으로 PMOS형 고전압 트랜지스터의 이온 보상막을 형성함으로써, 소자 분리막의 내부로 침투된 문턱전압 조절용 이온을 보상함으로써, 균일한 문턱전압 이온을 유지하여 소자 특성을 향상시킬 수 있다.
이상에서 살펴본 바와 같이, 본 발명에 의하면, 소자 분리막과 p형 웰의 경계면에 이온 보상막을 형성하여 문턱전압 조절용 이온이 열처리 등의 공정에 의해 소자 분리막으로 침투된 양 이상을 보상함으로써, 문턱전압 조절용 이온이 균일한 분포를 가지도록 하여 험프 특성을 완화하여 소자 특성을 향상시킬 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니 하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (8)

  1. 기판 상에 형성된 다수의 웰;
    상기 웰의 표면 근처에 형성된 문턱전압 조절용 이온층;
    상기 각 웰 사이를 배치된 소자 분리막;
    상기 소자 분리막의 에지면과 저면에 형성된 이온 보상막; 및
    상기 웰 상에 형성된 게이트를 포함하는 것을 특징으로 하는 반도체 소자.
  2. 제1항에 있어서, 상기 이온 보상막은 상기 웰을 형성하기 위한 이온과 동일한 이온으로 형성되는 것을 특징으로 하는 반도체 소자.
  3. 제1항에 있어서, 상기 이온 보상막을 형성하기 위한 이온은 상기 웰을 형성하기 위한 이온보다 높은 농도를 갖는 것을 특징으로 하는 반도체 소자.
  4. 다수의 PMOS형 트랜지스터와 다수의 NMOS형 트랜지스터를 포함하여 구성된 반도체 소자에 있어서,
    반도체 기판상에 제1 도전형 불순물을 이온 주입하여 상기 각 트랜지스터에 대응된 다수의 웰을 형성하는 단계;
    상기 웰 상에 문턱전압 조절을 위해 제2 도전형 불순물을 이온 주입하는 단계;
    상기 반도체 기판상에 상기 웰 간을 구분하기 위해 상기 웰 사이에 소자 분리막을 형성하는 단계;
    상기 웰을 대상으로 제3 도전형 불순물을 이온 주입하여 상기 소자 분리막의 에지면과 저면에 이온 보상막을 형성하는 단계;
    상기 웰을 대상으로 제4 도전형 불순물을 이온 주입하여 소스/드레인 영역을 형성하는 단계; 및
    상기 웰 상에 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 다수의 PMOS형 트랜지스터와 다수의 NMOS형 트랜지스터를 포함하여 구성된 반도체 소자에 있어서,
    반도체 기판상에 상기 각 트랜지스터를 구분하기 위한 다수의 소자 분리막을 형성하는 단계;
    상기 소자 분리막 사이의 상기 반도체 기판상에 제1 도전형 불순물을 이온 주입하여 상기 각 트랜지스터에 대응된 다수의 웰을 형성하는 단계;
    상기 웰 상에 제2 도전형 불순물을 이온 주입하는 단계;
    상기 웰을 대상으로 제3 도전형 불순물을 이온 주입하여 상기 소자 분리막의 에지면과 저면에 이온 보상막을 형성하는 단계;
    상기 웰을 대상으로 제4 도전형 불순물을 이온 주입하여 소스/드레인 영역을 형성하는 단계; 및
    상기 웰 상에 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제4항 또는 제5항에 있어서, 상기 제1 내지 제3 도전형 불순물은 동일한 물질을 갖고, 상기 제4 도전형 불순물은 상기 제1 내지 제3 도전형 불순물과 상이한 물질을 갖는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제4항 또는 제5항에 있어서, 상기 PMOS형 트랜지스터의 이온 보상막은 상기 NMOS형 트랜지스터의 소스/드레인 영역과 동일한 이온으로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제4항 또는 제5항에 있어서, 상기 NMOS형 트랜지스터의 이온 보상막은 상기 PMOS형 트랜지스터의 소스/드레인 영역과 동일한 이온으로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
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