JP3141446B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP3141446B2 JP3141446B2 JP03260215A JP26021591A JP3141446B2 JP 3141446 B2 JP3141446 B2 JP 3141446B2 JP 03260215 A JP03260215 A JP 03260215A JP 26021591 A JP26021591 A JP 26021591A JP 3141446 B2 JP3141446 B2 JP 3141446B2
- Authority
- JP
- Japan
- Prior art keywords
- channel
- mos transistor
- forming
- region
- mask film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 29
- 238000000034 method Methods 0.000 title claims description 19
- 238000004519 manufacturing process Methods 0.000 title claims description 11
- 230000015572 biosynthetic process Effects 0.000 claims description 52
- 229920002120 photoresistant polymer Polymers 0.000 claims description 25
- 230000003647 oxidation Effects 0.000 claims description 24
- 238000007254 oxidation reaction Methods 0.000 claims description 24
- 238000005468 ion implantation Methods 0.000 claims description 17
- 239000000758 substrate Substances 0.000 claims description 14
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 7
- 239000012535 impurity Substances 0.000 claims description 3
- 150000002500 ions Chemical class 0.000 claims description 3
- 238000002513 implantation Methods 0.000 claims description 2
- 108091006146 Channels Proteins 0.000 claims 30
- 108090000699 N-Type Calcium Channels Proteins 0.000 claims 1
- 102000004129 N-Type Calcium Channels Human genes 0.000 claims 1
- 108010075750 P-Type Calcium Channels Proteins 0.000 claims 1
- 239000002253 acid Substances 0.000 claims 1
- 238000002955 isolation Methods 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
- H01L21/76213—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose
- H01L21/76216—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose introducing electrical active impurities in the local oxidation region for the sole purpose of creating channel stoppers
- H01L21/76218—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose introducing electrical active impurities in the local oxidation region for the sole purpose of creating channel stoppers introducing both types of electrical active impurities in the local oxidation region for the sole purpose of creating channel stoppers, e.g. for isolation of complementary doped regions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Local Oxidation Of Silicon (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特にイオン注入によるチャネルストッパの形成方
法に関する。
関し、特にイオン注入によるチャネルストッパの形成方
法に関する。
【０００２】
【従来の技術】ここ数年、半導体装置は大容量化・高密
度化に伴なう微細化が進むと共に、高機能化・多様化も
目立つ状況となって来ている。この両方を考えてみる
と、ＭＯＳトランジスタの製造という面からは、前者は
チャネル長縮小・後者は、例えば、様々な機能を実現す
るためのいろいろなタイプのトランジスタの実現という
ように言い換えられるかもしれない。
度化に伴なう微細化が進むと共に、高機能化・多様化も
目立つ状況となって来ている。この両方を考えてみる
と、ＭＯＳトランジスタの製造という面からは、前者は
チャネル長縮小・後者は、例えば、様々な機能を実現す
るためのいろいろなタイプのトランジスタの実現という
ように言い換えられるかもしれない。
【０００３】その多種・多様なＭＯＳトランジスタのう
ちの１つに、特開平１−３２０８０５号公報に開示され
ているトランジスタがある。即ち、駆動トランジスタと
負荷トランジスタとで構成される増幅回路の電圧増幅率
を高くするために、チップ面積を増やさずに実現するた
めの手段として、負荷トランジスタに直列にチャネル幅
の狭いトランジスタ（狭チャネルトランジスタ）を接続
する方法が示されている。このトランジスタも今まで
は、製造上は普通のＭＯＳトランジスタと変わらない製
造方法で作られて来た。これについて、素子分離用酸化
膜（フィールド酸化膜）とチャネルストッパ形成に焦点
をあててｎＭＯＳの製造方法について説明する。
ちの１つに、特開平１−３２０８０５号公報に開示され
ているトランジスタがある。即ち、駆動トランジスタと
負荷トランジスタとで構成される増幅回路の電圧増幅率
を高くするために、チップ面積を増やさずに実現するた
めの手段として、負荷トランジスタに直列にチャネル幅
の狭いトランジスタ（狭チャネルトランジスタ）を接続
する方法が示されている。このトランジスタも今まで
は、製造上は普通のＭＯＳトランジスタと変わらない製
造方法で作られて来た。これについて、素子分離用酸化
膜（フィールド酸化膜）とチャネルストッパ形成に焦点
をあててｎＭＯＳの製造方法について説明する。
【０００４】まず、図４（ａ）に示すように、例えばＰ
型シリコン基板１にＮウェル２を形成したのち、素子分
離絶縁膜を形成するため窒化シリコン膜（耐酸化性膜）
４を形成し、第１のフォトレジスト膜５を塗布し、素子
分離対応のマスクで露光を行なう、このとき、素子分離
絶縁膜を形成すべき部分のフォトレジスト膜は除去さ
れ、続いてフォトレジスト膜５−１，５−２，５−３を
マスクとするプラズマエッチにより、窒化シリコン膜３
を除去して耐酸化性マスクを形成する。次に、図４
（ｂ）に示すように、第２のフォトレジスト膜６を塗布
し、チャンネルストッパ対応のマスクで露光し、Ｎウェ
ル２とその近傍上にのみ第２のフォトレジスト膜６を残
す。ここで、第１，第２のフォトレジスト膜５，６をマ
スクとしてＰ型不純物をイオン注入し、Ｐ型イオン注入
層７を形成する。次に、図４（ｃ），図５に示すよう
に、第１，第２のフォトレジスト膜５，６を除去したの
ち熱酸化を行ないフィールド酸化膜８（素子分離絶縁
膜）を選択的に形成する。次いで、窒化シリコン膜４を
除去する。
型シリコン基板１にＮウェル２を形成したのち、素子分
離絶縁膜を形成するため窒化シリコン膜（耐酸化性膜）
４を形成し、第１のフォトレジスト膜５を塗布し、素子
分離対応のマスクで露光を行なう、このとき、素子分離
絶縁膜を形成すべき部分のフォトレジスト膜は除去さ
れ、続いてフォトレジスト膜５−１，５−２，５−３を
マスクとするプラズマエッチにより、窒化シリコン膜３
を除去して耐酸化性マスクを形成する。次に、図４
（ｂ）に示すように、第２のフォトレジスト膜６を塗布
し、チャンネルストッパ対応のマスクで露光し、Ｎウェ
ル２とその近傍上にのみ第２のフォトレジスト膜６を残
す。ここで、第１，第２のフォトレジスト膜５，６をマ
スクとしてＰ型不純物をイオン注入し、Ｐ型イオン注入
層７を形成する。次に、図４（ｃ），図５に示すよう
に、第１，第２のフォトレジスト膜５，６を除去したの
ち熱酸化を行ないフィールド酸化膜８（素子分離絶縁
膜）を選択的に形成する。次いで、窒化シリコン膜４を
除去する。
【０００５】このようにしてフィールド酸化膜８で区画
されたｐＭＯＳトランジスタ形成領域１０，ｎＭＯＳト
ランジスタ形成領域１１，狭チャネルＭＯＳトランジス
タ形成領域が得られる。なお、同時に、Ｐ+ 型のチャネ
ルストッパ９は、フィールド酸化膜８の下ほぼ全面に形
成されることになる。以上はＬＯＣＯＳ法の場合につい
て説明したが、ＬＯＰＯＳ法の場合は、窒化シリコンの
下に多結晶シリコン膜を成長させる工程が追加されるの
みで他は変わらない。
されたｐＭＯＳトランジスタ形成領域１０，ｎＭＯＳト
ランジスタ形成領域１１，狭チャネルＭＯＳトランジス
タ形成領域が得られる。なお、同時に、Ｐ+ 型のチャネ
ルストッパ９は、フィールド酸化膜８の下ほぼ全面に形
成されることになる。以上はＬＯＣＯＳ法の場合につい
て説明したが、ＬＯＰＯＳ法の場合は、窒化シリコンの
下に多結晶シリコン膜を成長させる工程が追加されるの
みで他は変わらない。
【０００６】図５は図４（ｃ）に対応する平面図であ
る。ただし、参考のため狭チャネルｎＭＯＳトランジス
タ部にのみゲート電極１３を一点鎖線で示してある。ま
たチャネルストッパには平行斜線を附した。
る。ただし、参考のため狭チャネルｎＭＯＳトランジス
タ部にのみゲート電極１３を一点鎖線で示してある。ま
たチャネルストッパには平行斜線を附した。
【０００７】フィールド酸化膜８とチャネルストッパ９
はほぼ同形になるとはいえ、イオン注入条件や熱酸化条
件によっては、図示のように、チャネルストッパ９がｎ
ＭＯＳトランジスタ形成領域１１，１２内へ食込んで形
成されることになる。
はほぼ同形になるとはいえ、イオン注入条件や熱酸化条
件によっては、図示のように、チャネルストッパ９がｎ
ＭＯＳトランジスタ形成領域１１，１２内へ食込んで形
成されることになる。
【０００８】
【発明が解決しようとする課題】ところが、この従来の
半導体装置の製造方法で、狭チャネルトランジスタを作
成した場合、チャネル幅が小さい事と、チャネルストッ
パが様々な要因によって広がり得る事を考えると、実効
のチャネル幅が減少し、最悪の場合には、ほぼなくなっ
てしまう恐れがある。最も簡単な解決方法は狭チャネル
ＭＯＳトランジスタ形成領域の幅を大きくする事であ
る。その場合に、チャネルストッパによるチャネル幅の
減少を予め見込んでその分だけ狭チャネルＭＯＳトラン
ジスタ形成領域の幅を大きくする方法と、前述のチャネ
ル幅の減少が問題にならない程度のチャネル幅のトラン
ジスタを設計する方法とが考えられよう。しかし、前者
の方法は工程上のばらつきにより狭チャネルトランジス
タの特性がばらつくし、後者の方法では、狭チャネルト
ランジスタの占有面積が増大してしまう。
半導体装置の製造方法で、狭チャネルトランジスタを作
成した場合、チャネル幅が小さい事と、チャネルストッ
パが様々な要因によって広がり得る事を考えると、実効
のチャネル幅が減少し、最悪の場合には、ほぼなくなっ
てしまう恐れがある。最も簡単な解決方法は狭チャネル
ＭＯＳトランジスタ形成領域の幅を大きくする事であ
る。その場合に、チャネルストッパによるチャネル幅の
減少を予め見込んでその分だけ狭チャネルＭＯＳトラン
ジスタ形成領域の幅を大きくする方法と、前述のチャネ
ル幅の減少が問題にならない程度のチャネル幅のトラン
ジスタを設計する方法とが考えられよう。しかし、前者
の方法は工程上のばらつきにより狭チャネルトランジス
タの特性がばらつくし、後者の方法では、狭チャネルト
ランジスタの占有面積が増大してしまう。
【０００９】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、第１チャネルの通常チャネルＭＯＳトランジ
スタと、通常チャネルＭＯＳトランジスタのチャネル領
域よりも狭いチャネル領域を備える第１チャネルの狭チ
ャネルＭＯＳトランジスタと、第２チャネルのＭＯＳト
ランジスタとを含んでなる半導体装置の製造方法におい
て、半導体基板の第１導電型の通常チャネルＭＯＳトラ
ンジスタ形成領域、第１導電型の狭チャネルＭＯＳトラ
ンジスタ形成領域、及び第２導電型の第２チャネルＭＯ
Ｓ形成領域の表面にわたって耐酸化性マスク膜を形成す
る工程と、選択的に通常チャネルＭＯＳトランジスタ形
成領域の耐酸化性マスク膜の上面、前狭チャネルＭＯＳ
トランジスタ形成領域の耐酸化性マスク膜の上面、及び
第２チャネルＭＯＳトランジスタ形成領域の耐酸化性マ
スク膜の上面に夫々第１のフィールド形成用マスク膜、
第２のフィールド形成用マスク膜、及び第３のフィール
ド形成用マスク膜を形成する工程と、第１乃至３のフィ
ールド形成用マスク膜を用いて耐酸化性マスク膜を選択
的に除去する工程と、半導体基板の全面にフォトレジス
トを製膜しフォトレジストを選択的に除去することによ
り、第１のイオン注入用マスク膜を、狭チャネルＭＯＳ
トランジスタ形成領域の第２のフィールド形成用マスク
膜から半導体基板の半導体領域の一部に延在させて狭チ
ャネルＭＯＳトランジスタ形成領域の耐酸化性マスク
膜、第２のフィールド形成用マスク膜及び半導体基板の
半導体領域の一部を覆うように形成し、第２のイオン注
入用マスク膜を、第２チャネルＭＯＳトランジスタ形成
領域の記第３のフィールド形成用マスク膜から半導体基
板の半導体領域の一部に延在させて第２チャネルＭＯＳ
トランジスタ形成領域の耐酸化性マスク膜、第３のフィ
ールド形成用マスク膜及び半導体基板の半導体領域の一
部を覆うように形成する工程と、第１及び第２のイオン
注入用マスク膜、並びに第１のフィールド形成用マスク
膜に覆われてない領域に自己整合的に第１導電型の不純
物イオンを注入する工程と、第１及び第２のイオン注入
用マスク膜並びに第１乃至第３のフィールド形成用マス
ク膜を除去する工程と、耐酸化性マスク膜と自己整合的
に熱酸化処理を行って、通常チャネルＭＯＳトランジス
タ形成領域と狭チャネルＭＯＳトランジスタ形成領域の
間に第１のフィールド酸化膜を形成し、通常チャネルＭ
ＯＳトランジスタ形 成領域と第２チャネルＭＯＳトラン
ジスタ形成領域の間に第２のフィールド酸化膜を形成
し、イオン注入に基づくチャネルストッパを夫々第１及
び第２のフィールド酸化膜下に形成する工程を備えるこ
とにより、少なくとも狭チャネルＭＯＳトランジスタ形
成領域と狭チャネルＭＯＳトランジスタ形成領域に近接
するチャネルストッパの距離が通常ＭＯＳトランジスタ
形成領域と通常ＭＯＳトランジスタ形成領域に近接する
チャネルストッパの距離よりも大きいことを特徴とす
る。
造方法は、第１チャネルの通常チャネルＭＯＳトランジ
スタと、通常チャネルＭＯＳトランジスタのチャネル領
域よりも狭いチャネル領域を備える第１チャネルの狭チ
ャネルＭＯＳトランジスタと、第２チャネルのＭＯＳト
ランジスタとを含んでなる半導体装置の製造方法におい
て、半導体基板の第１導電型の通常チャネルＭＯＳトラ
ンジスタ形成領域、第１導電型の狭チャネルＭＯＳトラ
ンジスタ形成領域、及び第２導電型の第２チャネルＭＯ
Ｓ形成領域の表面にわたって耐酸化性マスク膜を形成す
る工程と、選択的に通常チャネルＭＯＳトランジスタ形
成領域の耐酸化性マスク膜の上面、前狭チャネルＭＯＳ
トランジスタ形成領域の耐酸化性マスク膜の上面、及び
第２チャネルＭＯＳトランジスタ形成領域の耐酸化性マ
スク膜の上面に夫々第１のフィールド形成用マスク膜、
第２のフィールド形成用マスク膜、及び第３のフィール
ド形成用マスク膜を形成する工程と、第１乃至３のフィ
ールド形成用マスク膜を用いて耐酸化性マスク膜を選択
的に除去する工程と、半導体基板の全面にフォトレジス
トを製膜しフォトレジストを選択的に除去することによ
り、第１のイオン注入用マスク膜を、狭チャネルＭＯＳ
トランジスタ形成領域の第２のフィールド形成用マスク
膜から半導体基板の半導体領域の一部に延在させて狭チ
ャネルＭＯＳトランジスタ形成領域の耐酸化性マスク
膜、第２のフィールド形成用マスク膜及び半導体基板の
半導体領域の一部を覆うように形成し、第２のイオン注
入用マスク膜を、第２チャネルＭＯＳトランジスタ形成
領域の記第３のフィールド形成用マスク膜から半導体基
板の半導体領域の一部に延在させて第２チャネルＭＯＳ
トランジスタ形成領域の耐酸化性マスク膜、第３のフィ
ールド形成用マスク膜及び半導体基板の半導体領域の一
部を覆うように形成する工程と、第１及び第２のイオン
注入用マスク膜、並びに第１のフィールド形成用マスク
膜に覆われてない領域に自己整合的に第１導電型の不純
物イオンを注入する工程と、第１及び第２のイオン注入
用マスク膜並びに第１乃至第３のフィールド形成用マス
ク膜を除去する工程と、耐酸化性マスク膜と自己整合的
に熱酸化処理を行って、通常チャネルＭＯＳトランジス
タ形成領域と狭チャネルＭＯＳトランジスタ形成領域の
間に第１のフィールド酸化膜を形成し、通常チャネルＭ
ＯＳトランジスタ形 成領域と第２チャネルＭＯＳトラン
ジスタ形成領域の間に第２のフィールド酸化膜を形成
し、イオン注入に基づくチャネルストッパを夫々第１及
び第２のフィールド酸化膜下に形成する工程を備えるこ
とにより、少なくとも狭チャネルＭＯＳトランジスタ形
成領域と狭チャネルＭＯＳトランジスタ形成領域に近接
するチャネルストッパの距離が通常ＭＯＳトランジスタ
形成領域と通常ＭＯＳトランジスタ形成領域に近接する
チャネルストッパの距離よりも大きいことを特徴とす
る。
【００１０】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００１１】図１（ａ）〜（ｃ）は本発明の一実施例の
説明に使用する工程順断面図である。また図２は図１
（ｃ）に対応する平面図であるが、参考のため、狭チャ
ネルｎＭＯＳトランジスタ形成領域部のみに第２のフォ
トレジスト膜６ａとゲート電極１３の位置をそれぞれ１
点鎖線および２点鎖線で示してある。
説明に使用する工程順断面図である。また図２は図１
（ｃ）に対応する平面図であるが、参考のため、狭チャ
ネルｎＭＯＳトランジスタ形成領域部のみに第２のフォ
トレジスト膜６ａとゲート電極１３の位置をそれぞれ１
点鎖線および２点鎖線で示してある。
【００１２】図１（ａ）は図４（ａ）と同じであり、第
１のフォトレジスト膜５−１，５−２，５−３（フィー
ルド形成用マスク膜）を形成するまでの工程は前述の通
りである。
１のフォトレジスト膜５−１，５−２，５−３（フィー
ルド形成用マスク膜）を形成するまでの工程は前述の通
りである。
【００１３】次に、図１（ｂ）に示すように、第２のフ
ォトレジスト膜を塗布し、露光し、現像することによ
て、第１のフォトレジスト膜５−１，５−３上に第２の
フォトレジスト膜６ａ，６（イオン注入用マスク膜）と
して残す。第１のフォトレジスト膜５−１は狭チャネル
ｎＭＯＳトランジスタ形成領域（図２の１２）を形成す
るためのエッチングマスクであるが、平面形状は長方形
である。第２のフォトレジスト膜６ａ（イオン注入用マ
スク膜）はこの長方形の両端部を除き、第１のフォトレ
ジスト膜５−１とその下の窒化シリコン膜４の側面を覆
っている。次に、ボロンを注入してＰ型イオン注入層７
を形成し、第１，第２のフォトレジスト膜を除去し、熱
酸化を行うと図１（ｃ），図２に示すようにフィールド
酸化膜８，チャネルストッパ９ａが形成され、ｐＭＯＳ
トランジスタ形成領域１０，ｎＭＯＳトランジスタ形成
領域１１，狭チャネルｎＭＯＳトランジスタ形成領域１
２が区画される。
ォトレジスト膜を塗布し、露光し、現像することによ
て、第１のフォトレジスト膜５−１，５−３上に第２の
フォトレジスト膜６ａ，６（イオン注入用マスク膜）と
して残す。第１のフォトレジスト膜５−１は狭チャネル
ｎＭＯＳトランジスタ形成領域（図２の１２）を形成す
るためのエッチングマスクであるが、平面形状は長方形
である。第２のフォトレジスト膜６ａ（イオン注入用マ
スク膜）はこの長方形の両端部を除き、第１のフォトレ
ジスト膜５−１とその下の窒化シリコン膜４の側面を覆
っている。次に、ボロンを注入してＰ型イオン注入層７
を形成し、第１，第２のフォトレジスト膜を除去し、熱
酸化を行うと図１（ｃ），図２に示すようにフィールド
酸化膜８，チャネルストッパ９ａが形成され、ｐＭＯＳ
トランジスタ形成領域１０，ｎＭＯＳトランジスタ形成
領域１１，狭チャネルｎＭＯＳトランジスタ形成領域１
２が区画される。
【００１４】その後、ゲート電極１３（１０，１１の部
分では簡単のため図示していない）を形成するが、ゲー
ト電極１３下の狭チャネルｎＭＯＳトランジスタ形成領
域１２（チャネル領域）から一定寸法離れてチャネルス
トッパ９ａが存在するよう、第２のフォトレジスト膜６
ａの寸法、形状を定めるのである。第２のフォトレジス
ト膜６ａ形成時の目合せずれや熱処理によるばらつきを
考慮して第２のフォトレジスト膜６ａの寸法を設計する
ことにより、チャネルストッパ９ａが食込むことは防止
できる。
分では簡単のため図示していない）を形成するが、ゲー
ト電極１３下の狭チャネルｎＭＯＳトランジスタ形成領
域１２（チャネル領域）から一定寸法離れてチャネルス
トッパ９ａが存在するよう、第２のフォトレジスト膜６
ａの寸法、形状を定めるのである。第２のフォトレジス
ト膜６ａ形成時の目合せずれや熱処理によるばらつきを
考慮して第２のフォトレジスト膜６ａの寸法を設計する
ことにより、チャネルストッパ９ａが食込むことは防止
できる。
【００１５】このように、本発明によれば、何ら特別の
工程を追加することなく、ばらつきの少ない狭チャネル
ＭＯＳトランジスタを占有面積の増大を伴なわずに形成
できる。
工程を追加することなく、ばらつきの少ない狭チャネル
ＭＯＳトランジスタを占有面積の増大を伴なわずに形成
できる。
【００１６】なお、この実施例では、チャネル領域の外
側にチャネルストッパを形成したが、図３に示すように
狭チャネルＭＯＳトランジスタ形成領域１２の外側にチ
ャネルストッパ９ｂを形成してもよい。すなわち、フィ
ールド形成用マスク膜より大きく、かつこれを内包する
イオン注入用マスク膜を形成すればよい。
側にチャネルストッパを形成したが、図３に示すように
狭チャネルＭＯＳトランジスタ形成領域１２の外側にチ
ャネルストッパ９ｂを形成してもよい。すなわち、フィ
ールド形成用マスク膜より大きく、かつこれを内包する
イオン注入用マスク膜を形成すればよい。
【００１７】
【発明の効果】以上説明したように本発明は、耐酸化性
マスク形成用のレジスト膜上にこれとゲート電極成形予
定領域との重なり部分より大きく、かつこれを内包する
イオン注入用マスク膜を形成してイオン注入を行なうこ
とにより、少なくとも狭チャネルＭＯＳトランジスタの
チャネル領域の外側にチャネルストッパを形成すること
ができるので、チャネルストッパの拡散層の食込みによ
る狭チャネルＭＯＳトランジスタのチャネル幅の減少を
防止できる。
マスク形成用のレジスト膜上にこれとゲート電極成形予
定領域との重なり部分より大きく、かつこれを内包する
イオン注入用マスク膜を形成してイオン注入を行なうこ
とにより、少なくとも狭チャネルＭＯＳトランジスタの
チャネル領域の外側にチャネルストッパを形成すること
ができるので、チャネルストッパの拡散層の食込みによ
る狭チャネルＭＯＳトランジスタのチャネル幅の減少を
防止できる。
【図１】本発明の一実施例の説明に使用するため（ａ）
〜（ｃ）に分図して示す工程順断面図である。
〜（ｃ）に分図して示す工程順断面図である。
【図２】図１（ｃ）に対応する平面図である。
【図３】一実施例の変形を示す平面図である。
【図４】従来の技術の説明に使用するため（ａ）〜
（ｃ）に分図して示す工程順断面図である。
（ｃ）に分図して示す工程順断面図である。
【図５】図４（ｃ）に対応する平面図である。
１ Ｐ型シリコン基板 ２ Ｎウェル ３ 酸化シリコン膜 ４ 窒化シリコン膜 ５−１，５−２，５−３ 第１のフォトレジスト膜 ６，６ａ 第２のフォロレジスト膜 ７ Ｐ型イオン注入層 ８ フィールド酸化膜 ９，９ａ，９ｂ チャネルストッパ １０ ｐＭＯＳトランジスタ形成領域 １１ ｎＭＯＳトランジスタ形成領域 １２ 狭チャネルｎＭＯＳトランジスタ形成領域 １３ ゲート電極
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8234 - 21/8238 H01L 27/06 H01L 27/08 H01L 27/088 - 27/092
Claims (4)
- 【請求項１】 第１チャネルの通常チャネルＭＯＳトラ
ンジスタと、前記通常チャネルＭＯＳトランジスタのチ
ャネル領域よりも狭いチャネル領域を備える前記第１チ
ャネルの狭チャネルＭＯＳトランジスタと、第２チャネ
ルのＭＯＳトランジスタとを含んでなる半導体装置の製
造方法において、 半導体基板の第１導電型の通常チャネルＭＯＳトランジ
スタ形成領域、前記第１導電型の狭チャネルＭＯＳトラ
ンジスタ形成領域、及び第２導電型の第２チャネルＭＯ
Ｓ形成領域の表面にわたって耐酸化性マスク膜を形成す
る工程と、 選択的に前記通常チャネルＭＯＳトランジスタ形成領域
の前記耐酸化性マスク膜の上面、前狭チャネルＭＯＳト
ランジスタ形成領域の前記耐酸化性マスク膜の上面、及
び前記第２チャネルＭＯＳトランジスタ形成領域の前記
耐酸化性マスク膜の上面に夫々第１のフィールド形成用
マスク膜、第２のフィールド形成用マスク膜、及び第３
のフィールド形成用マスク膜を形成する工程と、 前記第１乃至３のフィールド形成用マスク膜を用いて前
記耐酸化性マスク膜を選択的に除去する工程と、 前記半導体基板の全面にフォトレジストを製膜し前記フ
ォトレジストを選択的に除去することにより、第１のイ
オン注入用マスク膜を、前記狭チャネルＭＯＳトランジ
スタ形成領域の前記第２のフィールド形成用マスク膜か
ら前記半導体基板の前記半導体領域の一部に延在させて
前記狭チャネルＭＯＳトランジスタ形成領域の前記耐酸
化性マスク膜、前記第２のフィールド形成用マスク膜及
び前記半導体基板の前記半導体領域の一部を覆うように
形成し、第２のイオン注入用マスク膜を、前記第２チャ
ネルＭＯＳトランジスタ形成領域の記第３のフィールド
形成用マスク膜から前記半導体基板の前記半導体領域の
一部に延在させて前記第２チャネルＭＯＳトランジスタ
形成領域の前記耐酸化性マスク膜、前記第３のフィール
ド形成用マスク膜及び前記半導体基板の前記半導体領域
の一部を覆うように形成する工程と、 前記第１及び第２のイオン注入用マスク膜、並びに前記
第１のフィールド形成用マスク膜に覆われてない領域に
自己整合的に前記第１導電型の不純物イオンを注入する
工程と、 前記第１及び第２のイオン注入用マスク膜並びに前記第
１乃至第３のフィールド形成用マスク膜を除去する工程
と、 前記耐酸化性マスク膜と自己整合的に熱酸化処理を行っ
て、前記通常チャネルＭＯＳトランジスタ形成領域と前
記狭チャネルＭＯＳトランジスタ形成領域の間に第１の
フィールド酸化膜を形成し、前記通常チャネルＭＯＳト
ランジスタ形成領域と前記第２チャネルＭＯＳトランジ
スタ形成領域の間に第２のフィールド酸化膜を形成し、
前記イオン注入に基づくチャネルストッパを夫々前記第
１及び第２のフィールド酸化膜下に形成する工程を備え
ることにより、少なくとも前記狭チャネルＭＯＳトラン
ジスタ形成領域と前記狭チャネルＭＯＳトランジスタ形
成領域に近接する前記チャネルストッパの距離が前記通
常ＭＯＳトランジスタ形成領域と前記通常ＭＯＳトラン
ジスタ形成領域に近接する前記チャネルストッパの距離
よりも大きい ことを特徴とする半導体装置の製造方法。 - 【請求項２】 前記耐酸化性マスク膜は窒化シリコン膜
であり、前記第１乃至第３のフィールド形成用マスク膜
と前記第１及び第２のイオン注入用マスク膜とはレジス
ト膜である請求項１記載の半導体装置の製造方法。 - 【請求項３】 前記第１チャネルはＮ型チャネル、前記
第２チャネルはＰ型チャネルであることを特徴とする請
求項１又は２記載の半導体層装置の製造方法。 - 【請求項４】 第１導電型はＰ型であり、前記第２導電
型はＮ型であることを特徴とする請求項１又は２記載の
半導体層装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03260215A JP3141446B2 (ja) | 1991-10-08 | 1991-10-08 | 半導体装置の製造方法 |
| US07/957,861 US5484742A (en) | 1991-10-08 | 1992-10-08 | Process for preparing a semiconductor device with a narrow-channel MOS transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03260215A JP3141446B2 (ja) | 1991-10-08 | 1991-10-08 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05102403A JPH05102403A (ja) | 1993-04-23 |
| JP3141446B2 true JP3141446B2 (ja) | 2001-03-05 |
Family
ID=17344948
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03260215A Expired - Fee Related JP3141446B2 (ja) | 1991-10-08 | 1991-10-08 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5484742A (ja) |
| JP (1) | JP3141446B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016215616A (ja) * | 2015-05-16 | 2016-12-22 | 尚志 福山 | 書籍 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5675165A (en) * | 1994-08-02 | 1997-10-07 | Lien; Chuen-Der | Stable SRAM cell using low backgate biased threshold voltage select transistors |
| US5698458A (en) * | 1994-09-30 | 1997-12-16 | United Microelectronics Corporation | Multiple well device and process of manufacture |
| JP2730535B2 (ja) * | 1995-12-18 | 1998-03-25 | 日本電気株式会社 | 半導体装置の製造方法 |
| US6534335B1 (en) * | 1999-07-22 | 2003-03-18 | Micron Technology, Inc. | Optimized low leakage diodes, including photodiodes |
| KR100657130B1 (ko) * | 2005-12-27 | 2006-12-13 | 동부일렉트로닉스 주식회사 | 반도체 소자 및 그 제조 방법 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5739551A (en) * | 1980-08-21 | 1982-03-04 | Seiko Epson Corp | Manufacture of selectively oxidized mask |
| US4749662A (en) * | 1984-12-14 | 1988-06-07 | Rockwell International Corporation | Diffused field CMOS-bulk process |
| JPS6248028A (ja) * | 1985-08-28 | 1987-03-02 | Toshiba Corp | フイ−ルド酸化膜の形成方法 |
| JP2644776B2 (ja) * | 1987-11-02 | 1997-08-25 | 株式会社日立製作所 | 半導体装置及びその製造方法 |
| FR2624653B1 (fr) * | 1987-12-14 | 1991-10-11 | Sgs Thomson Microelectronics | Procede de fabrication d'un circuit integre comprenant des transistors mos moyenne tension |
| US5183773A (en) * | 1989-04-13 | 1993-02-02 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing semiconductor device including such input protection transistor |
| JPH0498850A (ja) * | 1990-08-16 | 1992-03-31 | Nec Kyushu Ltd | 半導体装置 |
| US5132241A (en) * | 1991-04-15 | 1992-07-21 | Industrial Technology Research Institute | Method of manufacturing minimum counterdoping in twin well process |
| US5242841A (en) * | 1992-03-25 | 1993-09-07 | Texas Instruments Incorporated | Method of making LDMOS transistor with self-aligned source/backgate and photo-aligned gate |
-
1991
- 1991-10-08 JP JP03260215A patent/JP3141446B2/ja not_active Expired - Fee Related
-
1992
- 1992-10-08 US US07/957,861 patent/US5484742A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016215616A (ja) * | 2015-05-16 | 2016-12-22 | 尚志 福山 | 書籍 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05102403A (ja) | 1993-04-23 |
| US5484742A (en) | 1996-01-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6518623B1 (en) | Semiconductor device having a buried-channel MOS structure | |
| JP2002033396A (ja) | コア・デバイス注入を用いて高特性、高信頼度の入力／出力デバイスおよびアナログと両立する入力／出力およびコア・デバイスの製造法 | |
| US5838033A (en) | Integrated circuit with gate conductor defined resistor | |
| US6274914B1 (en) | CMOS integrated circuits including source/drain plug | |
| KR100423912B1 (ko) | 씨모스형 반도체 장치 형성 방법 | |
| JP2715929B2 (ja) | 半導体集積回路装置 | |
| JP3141446B2 (ja) | 半導体装置の製造方法 | |
| JPH08125180A (ja) | 半導体装置およびその製造方法 | |
| KR100668748B1 (ko) | 게이트-관통 이온주입을 이용한 반도체소자의 제조방법 | |
| JP2730535B2 (ja) | 半導体装置の製造方法 | |
| JPH05102475A (ja) | 半導体装置とその製造方法 | |
| JPH06268057A (ja) | 半導体装置の製造方法 | |
| JPH10256390A (ja) | 半導体装置の製造方法 | |
| US6514807B1 (en) | Method for fabricating semiconductor device applied system on chip | |
| JP3467787B2 (ja) | 半導体装置の製造方法 | |
| JP3566861B2 (ja) | 半導体記憶装置の製造方法 | |
| JPH10284438A (ja) | 半導体集積回路及びその製造方法 | |
| KR100369863B1 (ko) | 이에스디 보호 회로의 트랜지스터 및 그의 제조 방법 | |
| JP2826024B2 (ja) | Ｍｏｓ型トランジスタの製造方法 | |
| JP2808620B2 (ja) | 半導体装置の製造方法 | |
| JPH08186252A (ja) | 半導体装置 | |
| JP3035996B2 (ja) | Ｍｉｓ型半導体装置の製造方法 | |
| KR100245814B1 (ko) | 정전기 보호 트랜지스터와 이를 가진 반도체장치의 제조방법 | |
| JPH09260590A (ja) | 半導体装置及び半導体装置の製造方法 | |
| JPH10189952A (ja) | 半導体装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000201 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20001121 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071222 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081222 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091222 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |