JPS6248028A - フイ−ルド酸化膜の形成方法 - Google Patents
フイ−ルド酸化膜の形成方法Info
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- JPS6248028A JPS6248028A JP18750285A JP18750285A JPS6248028A JP S6248028 A JPS6248028 A JP S6248028A JP 18750285 A JP18750285 A JP 18750285A JP 18750285 A JP18750285 A JP 18750285A JP S6248028 A JPS6248028 A JP S6248028A
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- oxide film
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- field oxide
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- Local Oxidation Of Silicon (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
本発明は、半導体装置におけるフィールド酸化膜の形成
方法に関し、詳しくは酸化前にゲッタリング欠陥領域を
形成するという前処理工程を付加することにより改良し
たフィールド酸化膜の選択酸化方法に係るものである。
方法に関し、詳しくは酸化前にゲッタリング欠陥領域を
形成するという前処理工程を付加することにより改良し
たフィールド酸化膜の選択酸化方法に係るものである。
［発明の技術的背景］
従来、選択酸化（Ｌ ＯＧ ＯＳ ）法によるフィール
ド酸化膜の形成方法は、以下に示す方法で行われている
。 これを、第２図（ａ ）〜（ｄ ）の工程図を参照
して説明する。
ド酸化膜の形成方法は、以下に示す方法で行われている
。 これを、第２図（ａ ）〜（ｄ ）の工程図を参照
して説明する。
まず、第２図（ａ ）のように、シリコン基板１の上に
厚さ約１００Ｘのｓ； ０２膜２をドライ酸化法で形成
し、次にこの３ｉ０２膜２上に６００〜３０００人の３
＋ ３ Ｎ ａ膜３をＣＶＤ （化学気相成長）法に
より形成する。
厚さ約１００Ｘのｓ； ０２膜２をドライ酸化法で形成
し、次にこの３ｉ０２膜２上に６００〜３０００人の３
＋ ３ Ｎ ａ膜３をＣＶＤ （化学気相成長）法に
より形成する。
次に、３ｉ３Ｎａ膜３の上に、フィールド領域に対応し
て開口するレジストパターンをリソグラフィ技術により
形成し、第２図（ｂ）のように、フィールド領域上方の
Ｓｉ ３ Ｎ ａ膜／ＳｉＯ２膜をエツチング除去し、
３！３Ｎａ膜３ａ及びＳｉＯ２膜２ａからなる選択酸化
のためのマスクを残してフィールドパターニングを行う
。
て開口するレジストパターンをリソグラフィ技術により
形成し、第２図（ｂ）のように、フィールド領域上方の
Ｓｉ ３ Ｎ ａ膜／ＳｉＯ２膜をエツチング除去し、
３！３Ｎａ膜３ａ及びＳｉＯ２膜２ａからなる選択酸化
のためのマスクを残してフィールドパターニングを行う
。
その次に、第２図（Ｃ）のように、残された５ｉｉＮａ
膜３ａと５ｉ０２膜２ａをマスクとして、基板のフィー
ルド領域には、ウェット酸化により １μｍ以上のフィ
ールド酸化膜を形成する。
膜３ａと５ｉ０２膜２ａをマスクとして、基板のフィー
ルド領域には、ウェット酸化により １μｍ以上のフィ
ールド酸化膜を形成する。
そして最後に、第２図（ｄ ）のように、マスク３ ａ
、 ２ ａを除去して素子分離を完成する。 マスクを
除去した後の基板部分には素子形成がなされ半導体装置
が構成される。
、 ２ ａを除去して素子分離を完成する。 マスクを
除去した後の基板部分には素子形成がなされ半導体装置
が構成される。
［背円技術の問題点］
前記従来の選択酸化法では、シリコン基板とフィールド
酸化膜（Ｓｉ ０２ＩＩＩ）の間の熱膨張率の差から、
特にフィールド酸化膜の周縁界面（パターンエツジ）に
おいて熱応力が発生する。 フィールド酸化膜の耐圧を
高くするためなどにより、その界面応力が極度に大きく
なると、絶縁膜クラックの原因となり、あるいは不純物
拡散の時にパターンエツジでの異常現蒙や、電極形成時
、エツチング時のＷ常を惹き起こしたりする。
酸化膜（Ｓｉ ０２ＩＩＩ）の間の熱膨張率の差から、
特にフィールド酸化膜の周縁界面（パターンエツジ）に
おいて熱応力が発生する。 フィールド酸化膜の耐圧を
高くするためなどにより、その界面応力が極度に大きく
なると、絶縁膜クラックの原因となり、あるいは不純物
拡散の時にパターンエツジでの異常現蒙や、電極形成時
、エツチング時のＷ常を惹き起こしたりする。
また、シリコン基板とフィールド酸化膜の間の熱膨張率
の差は、基板に歪みを生ぜしめ、その結果基板に欠陥や
転移が発生するために素子の信頼性が低下し、特に熱サ
イクル等による歪みの下での劣化が接合のリーク電流及
びパターンエツジにおけるリーク電流の増加を生じさじ
で歩留り低下の原因となっている。
の差は、基板に歪みを生ぜしめ、その結果基板に欠陥や
転移が発生するために素子の信頼性が低下し、特に熱サ
イクル等による歪みの下での劣化が接合のリーク電流及
びパターンエツジにおけるリーク電流の増加を生じさじ
で歩留り低下の原因となっている。
［発明の目的］
本発明の目的は、フィールド酸化の前処理工程としてフ
ィールド領域中央部にイオン注入を行うことにより、深
い酸化膜を形成させて絶縁膜としての耐圧を高めるとと
もに、パターンエツジの欠陥をイオン注入部に発生した
欠陥領域にゲッタリングさせることにより、リーク電流
を低減することができるフィールド酸化膜の形成方法を
提供しようとするものである。
ィールド領域中央部にイオン注入を行うことにより、深
い酸化膜を形成させて絶縁膜としての耐圧を高めるとと
もに、パターンエツジの欠陥をイオン注入部に発生した
欠陥領域にゲッタリングさせることにより、リーク電流
を低減することができるフィールド酸化膜の形成方法を
提供しようとするものである。
［発明の概要コ
本発明は、上記目的をｉ？成するためになされたもので
、即ち、基板のフィールド領域上方の３！３Ｎａ膜を除
去してそこに３ｉ０２膜を露出させた侵、露出した５ｉ
０２膜表面に、基板フィールド領域のうち中央部のみ開
口しイオン注入を可能にするレジストパターンをリソグ
ラフィ技術で形成し、次に該レジストパターンをマスク
としてＳｉ、０又はＡｒいずれかのイオン注入を行って
フィールド領域中央部の所定深さ部分に注入欠陥部分を
形成する。 引続く選択酸化工程により、フィールド酸
化膜のパターンエツジに特に発生ずる格子欠陥を注入欠
陥部分にゲッタリングさぼるとともに、該中央部におい
て選択酸化が進行して深く基板に潜り込んだ形状のフィ
ールド酸化膜が形成されることにより、高耐圧でリーク
電流の少ない素子分離特性が可能になった。
、即ち、基板のフィールド領域上方の３！３Ｎａ膜を除
去してそこに３ｉ０２膜を露出させた侵、露出した５ｉ
０２膜表面に、基板フィールド領域のうち中央部のみ開
口しイオン注入を可能にするレジストパターンをリソグ
ラフィ技術で形成し、次に該レジストパターンをマスク
としてＳｉ、０又はＡｒいずれかのイオン注入を行って
フィールド領域中央部の所定深さ部分に注入欠陥部分を
形成する。 引続く選択酸化工程により、フィールド酸
化膜のパターンエツジに特に発生ずる格子欠陥を注入欠
陥部分にゲッタリングさぼるとともに、該中央部におい
て選択酸化が進行して深く基板に潜り込んだ形状のフィ
ールド酸化膜が形成されることにより、高耐圧でリーク
電流の少ない素子分離特性が可能になった。
［発明の実施例］
以下に、本発明方法の一実施例を第１図（ａ ）〜（ｄ
）の工程図を参照して具体的に説明する。
）の工程図を参照して具体的に説明する。
第１図の各図は素子断面を示したものである。
まず、第１図（ａ ＞のように、シリコン基板１上に厚
さ５００スのＳ ｉ ０２ Ｆａ ２をドライ酸化法で
、さらニＳ Ｉ Ｏ２ｎＭ ２ 上ニＨす１００ＯＸ
’１’） Ｓ ｉ ｘ Ｎ ４膜３をＣＶＤ法で形成す
る。 この工程は、従来の選択酸化法にＪ３けると同じ
である。
さ５００スのＳ ｉ ０２ Ｆａ ２をドライ酸化法で
、さらニＳ Ｉ Ｏ２ｎＭ ２ 上ニＨす１００ＯＸ
’１’） Ｓ ｉ ｘ Ｎ ４膜３をＣＶＤ法で形成す
る。 この工程は、従来の選択酸化法にＪ３けると同じ
である。
次に、レジストパターン（図示せず）によってマスクし
、基板フィールド領域上方のＳｉ 、 Ｎ４膜のみをプ
ラズマエッヂングによって除去し、第１図（ｂ）のよう
にフィールド領域上の５ｉｎ２膜２ａを露出さぜる。
この際、従来方法と異なりフィールド領域上に５ｉ０２
膜２を残ずのは、基板の汚染を防ぐ保護膜とするためで
ある。
、基板フィールド領域上方のＳｉ 、 Ｎ４膜のみをプ
ラズマエッヂングによって除去し、第１図（ｂ）のよう
にフィールド領域上の５ｉｎ２膜２ａを露出さぜる。
この際、従来方法と異なりフィールド領域上に５ｉ０２
膜２を残ずのは、基板の汚染を防ぐ保護膜とするためで
ある。
その次に、第１図（ｂ ）において、露出した５ｉ０２
膜２のフィールド領域上の中央部２ｂを残して、基板全
面にフォトレジスト（ＫＴＦＲ）の注入マスク４を形成
する。 そして注入マスク４を用いＳｉイオンを加速電
圧１８０ｋｅ Ｖ、密度２ｘ １０１６／ ｃｍ２でシ
リコン基板のフィールド領域中央部にイオン注入５する
。 イオン注入５された３ｉイオンは、５ｉ０２膜２ｂ
を透過してシリコン基板１の深さ１０００大のところに
注入欠陥６を形成する。
膜２のフィールド領域上の中央部２ｂを残して、基板全
面にフォトレジスト（ＫＴＦＲ）の注入マスク４を形成
する。 そして注入マスク４を用いＳｉイオンを加速電
圧１８０ｋｅ Ｖ、密度２ｘ １０１６／ ｃｍ２でシ
リコン基板のフィールド領域中央部にイオン注入５する
。 イオン注入５された３ｉイオンは、５ｉ０２膜２ｂ
を透過してシリコン基板１の深さ１０００大のところに
注入欠陥６を形成する。
その後、第１図（Ｃ）に示すように、注入マスク４を剥
離して、３ ｉ ３ Ｎ ａ膜のマスク３ａを用い、１
１００℃、２時間のウェット酸化を行って厚さ１．２μ
ｍのフィールド酸化膜７を形成する。 イオン注入５を
受けたフィールド領域中央部は、さらに０．５μｍ酸化
が深く進行して、従来のフィールド酸化膜と異なり、こ
の中央部７ａのみ深くなった形状のフィールド酸化膜７
が形成される。
離して、３ ｉ ３ Ｎ ａ膜のマスク３ａを用い、１
１００℃、２時間のウェット酸化を行って厚さ１．２μ
ｍのフィールド酸化膜７を形成する。 イオン注入５を
受けたフィールド領域中央部は、さらに０．５μｍ酸化
が深く進行して、従来のフィールド酸化膜と異なり、こ
の中央部７ａのみ深くなった形状のフィールド酸化膜７
が形成される。
また、この酸化の過程で、注入欠陥６は、消滅、合体、
凝縮を繰り返すとともに、フィールド酸化膜のパターン
エツジにおける格子欠陥をゲッタリングする。
凝縮を繰り返すとともに、フィールド酸化膜のパターン
エツジにおける格子欠陥をゲッタリングする。
ＩＩに、第１図（ｄ ）に示すように、選択酸化のマス
クとした３ ｉ ３ Ｎ ａ膜３ａを除去しフィールド
酸化膜７が完成する。
クとした３ ｉ ３ Ｎ ａ膜３ａを除去しフィールド
酸化膜７が完成する。
［発明の効果］
本発明のフィールド酸化膜の形成方法によれば、第一に
、フィールド酸化膜のパターンエツジにおｔｆるリーク
電流が減少した半導体装置が得られる。
、フィールド酸化膜のパターンエツジにおｔｆるリーク
電流が減少した半導体装置が得られる。
第１図＜ｄ ）のフィールド酸化膜が完成し、Ｓ！ｔＮ
ａ膜を除去したあとのｐ型素子形成領域にｎ＋層を形成
し、多数のｎ＋−〇接合のリーク電流値を測定してその
頻度を求め（第３図（ａ））、一方従来の工程のフィー
ルド酸化膜についての同様測定値と比較した（第３図（
ｂ））。
ａ膜を除去したあとのｐ型素子形成領域にｎ＋層を形成
し、多数のｎ＋−〇接合のリーク電流値を測定してその
頻度を求め（第３図（ａ））、一方従来の工程のフィー
ルド酸化膜についての同様測定値と比較した（第３図（
ｂ））。
本発明方法の第３図（ａ ）の頻度と、従来方法の第３
図（ｂ ’）の頻度とを比較してわかるように、本発明
方法は従来方法にたいしてリーク電流がほぼ１／３であ
ることがわかる。 それは、リーク電流の発生原因であ
るパターンエツジにおける格子欠陥がゲッタリングによ
って減少した結果の現象である。
図（ｂ ’）の頻度とを比較してわかるように、本発明
方法は従来方法にたいしてリーク電流がほぼ１／３であ
ることがわかる。 それは、リーク電流の発生原因であ
るパターンエツジにおける格子欠陥がゲッタリングによ
って減少した結果の現象である。
本発明方法によれば、第二に、接合間の分離耐圧を測定
してみると、本発明方法によるものは、３５Ｖ１従来方
法によるものでは２３Ｖであって、良好な絶縁分離特性
が実現されていることがわかる。
してみると、本発明方法によるものは、３５Ｖ１従来方
法によるものでは２３Ｖであって、良好な絶縁分離特性
が実現されていることがわかる。
このにうに高耐圧のフィールド酸化膜の得られることは
、素子分離設計の自由度が高まることをも意味する。
、素子分離設計の自由度が高まることをも意味する。
第１図（ａ ）〜（ｄ ）は本発明のフィールド酸化膜
形成方法の工程を説明する素子断面工程図、第２図（ａ
）〜（ｄ ）は従来のフィールド酸化膜形成方法の工
程を示す素子断面工程図、第３図（ａ ）及び（ｂ）は
本発明方法の効果を説明するグラフである。 １・・・シリコン基板、 ２・・・酸化膜、 ３・・・
窒化膜、 ３ａ・・・窒化膜マスク（選択酸化用）、
４・・・注入マスク、 ５・・・イオン注入、 ６・・
・注入欠陥、 ７・・・フィールド酸化膜、 ７ａ
・・・フィールド酸化膜の中央部。 第１図 第２図 第３図
形成方法の工程を説明する素子断面工程図、第２図（ａ
）〜（ｄ ）は従来のフィールド酸化膜形成方法の工
程を示す素子断面工程図、第３図（ａ ）及び（ｂ）は
本発明方法の効果を説明するグラフである。 １・・・シリコン基板、 ２・・・酸化膜、 ３・・・
窒化膜、 ３ａ・・・窒化膜マスク（選択酸化用）、
４・・・注入マスク、 ５・・・イオン注入、 ６・・
・注入欠陥、 ７・・・フィールド酸化膜、 ７ａ
・・・フィールド酸化膜の中央部。 第１図 第２図 第３図
Claims (1)
- 【特許請求の範囲】 １ シリコン半導体基板上に酸化膜及び窒化膜を順次形
成する工程と、基板のフィールド領域となる部分上方の
該窒化膜の一部を除去して該酸化膜を露出させるととも
に該窒化膜の残部を選択酸化のマスクとして残す工程と
、上記露出した酸化膜を透し上記基板のフィールド領域
のうち中央部のみにＳｉ、Ｏ又は Ａｒいずれかのイオンをイオン注入して該中央部に注入
欠陥を形成する工程と、上記窒化膜のマスクを用いて基
板フィールド領域の選択酸化をし、該中央部において深
くなった形状のフィールド酸化膜を形成するとともに該
フィールド酸化膜の周縁近傍などに発生する格子欠陥を
上記注入欠陥にゲッタリングさせる工程を含む半導体装
置におけるフィールド酸化膜の形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18750285A JPS6248028A (ja) | 1985-08-28 | 1985-08-28 | フイ−ルド酸化膜の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18750285A JPS6248028A (ja) | 1985-08-28 | 1985-08-28 | フイ−ルド酸化膜の形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6248028A true JPS6248028A (ja) | 1987-03-02 |
Family
ID=16207183
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18750285A Pending JPS6248028A (ja) | 1985-08-28 | 1985-08-28 | フイ−ルド酸化膜の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6248028A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5164806A (en) * | 1990-05-23 | 1992-11-17 | Mitsubishi Denki Kabushiki Kaisha | Element isolating structure of semiconductor device suitable for high density integration |
| US5484742A (en) * | 1991-10-08 | 1996-01-16 | Nec Corporation | Process for preparing a semiconductor device with a narrow-channel MOS transistor |
-
1985
- 1985-08-28 JP JP18750285A patent/JPS6248028A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5164806A (en) * | 1990-05-23 | 1992-11-17 | Mitsubishi Denki Kabushiki Kaisha | Element isolating structure of semiconductor device suitable for high density integration |
| US5484742A (en) * | 1991-10-08 | 1996-01-16 | Nec Corporation | Process for preparing a semiconductor device with a narrow-channel MOS transistor |
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