JPS61174645A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS61174645A JPS61174645A JP1490285A JP1490285A JPS61174645A JP S61174645 A JPS61174645 A JP S61174645A JP 1490285 A JP1490285 A JP 1490285A JP 1490285 A JP1490285 A JP 1490285A JP S61174645 A JPS61174645 A JP S61174645A
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- JP
- Japan
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- oxide film
- silicon substrate
- silicon oxide
- silicon
- substrate
- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
Landscapes
- Engineering & Computer Science (AREA)
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- Local Oxidation Of Silicon (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体装置の製造方法、特に半導体集積回路
における素子領域間の分離に好適な製造方法に関するも
のである。
における素子領域間の分離に好適な製造方法に関するも
のである。
従来の技術
ＭＩＳ形半導体集積回路における素子領域間の分離方法
として近年、局部的酸化法が多用されている。この方法
は、ＬＯＣＯ８（Ｌｏｃａｌ ０ｘｉｄａｔｉｏｎｏｆ
５ｉｌｉｃｏｎ ）と呼ばれ、半導体基板上に窒化シ
リコン膜のマスクを形成し、このマスクで覆われること
なく露出する半導体基板部分に厚い酸化シリコン膜を形
成する方法である。この方法で半導体基板を複数部分に
分離し、これらの部分を素子形成用の領域として用いる
。
として近年、局部的酸化法が多用されている。この方法
は、ＬＯＣＯ８（Ｌｏｃａｌ ０ｘｉｄａｔｉｏｎｏｆ
５ｉｌｉｃｏｎ ）と呼ばれ、半導体基板上に窒化シ
リコン膜のマスクを形成し、このマスクで覆われること
なく露出する半導体基板部分に厚い酸化シリコン膜を形
成する方法である。この方法で半導体基板を複数部分に
分離し、これらの部分を素子形成用の領域として用いる
。
第２図は、ＬＯＣＯ８法によって厚い酸化シリコン膜を
形成したＭＩＢ形半導体集積回路用基板の断面構造を示
す図であり、−導電形のシリコン基板１０表面部分に窒
化シリコン、膜２のマスクを形成し、このシリコン基板
に熱酸化処理を施すことにより厚い二酸化シリコン膜３
が形成されている。
形成したＭＩＢ形半導体集積回路用基板の断面構造を示
す図であり、−導電形のシリコン基板１０表面部分に窒
化シリコン、膜２のマスクを形成し、このシリコン基板
に熱酸化処理を施すことにより厚い二酸化シリコン膜３
が形成されている。
なお、番号４を付した領域は、上記の熱酸化処理に先だ
って形成されたチャネルしゃ新領域である。
って形成されたチャネルしゃ新領域である。
また、６は薄い二酸化シリコン膜である０発明が解決し
ようとする問題点 上記のＬＯＣＯ３法では、耐酸化材料として化学気相成
長法で形成した窒化シリコン膜２を用いているが、この
窒化シリコン膜２によってシリコン基板には応力がもた
らされる。したがって、この応力を緩和するために窒化
シリコン膜２の下地として５００λ程度の酸化シリコン
膜６を形成したのち、窒化シリコン膜２を形成しなけれ
ばならないこと、さらに、ＬＯＣＯ３法で形成した厚い
酸化シリコン膜６における体積膨張のため、シリコン基
板表面に段差の生じることが避けられず、素子形成用の
領域を分離した後のエツチング工程等に悪影響が及ぼさ
れることなどの問題があった。
ようとする問題点 上記のＬＯＣＯ３法では、耐酸化材料として化学気相成
長法で形成した窒化シリコン膜２を用いているが、この
窒化シリコン膜２によってシリコン基板には応力がもた
らされる。したがって、この応力を緩和するために窒化
シリコン膜２の下地として５００λ程度の酸化シリコン
膜６を形成したのち、窒化シリコン膜２を形成しなけれ
ばならないこと、さらに、ＬＯＣＯ３法で形成した厚い
酸化シリコン膜６における体積膨張のため、シリコン基
板表面に段差の生じることが避けられず、素子形成用の
領域を分離した後のエツチング工程等に悪影響が及ぼさ
れることなどの問題があった。
このようなＬＯＣＯ８法の問題点を解決するためＫ、窒
化シリコン膜等の耐酸化材料の使用を避け、シリコン基
板面に凹所を形成し、さらに、この凹所内に酸化膜を形
成して素子形成用の領域を分離することを要旨とした発
明として、特公昭６３−１７８６１号公報に記載された
発明がある。この発明によれば耐酸化材料を使用するこ
とによる不都合は排除されるものの、シリコン基板面に
凹所を形成した後に何らの処理も施さず分離領域を形成
しているため、シリコン基板自体に結晶欠陥が多く発生
するという問題が新たに発生する。また、シリコン基板
に施したエツチングの形状がそのまま残存するため、凹
所の角の部分は尖ったままの形状となり、この凹所の中
へ熱酸化膜を形成する際に、尖った部分に応力の集中が
起る。この結果、大きなリーク電流が発生してしまうと
いう問題点があり実用化されるまでには至っていない。
化シリコン膜等の耐酸化材料の使用を避け、シリコン基
板面に凹所を形成し、さらに、この凹所内に酸化膜を形
成して素子形成用の領域を分離することを要旨とした発
明として、特公昭６３−１７８６１号公報に記載された
発明がある。この発明によれば耐酸化材料を使用するこ
とによる不都合は排除されるものの、シリコン基板面に
凹所を形成した後に何らの処理も施さず分離領域を形成
しているため、シリコン基板自体に結晶欠陥が多く発生
するという問題が新たに発生する。また、シリコン基板
に施したエツチングの形状がそのまま残存するため、凹
所の角の部分は尖ったままの形状となり、この凹所の中
へ熱酸化膜を形成する際に、尖った部分に応力の集中が
起る。この結果、大きなリーク電流が発生してしまうと
いう問題点があり実用化されるまでには至っていない。
問題点を解決するための手段
本発明の製造方法は、シリコン基板に凹所を形成した後
、シリコン基板の全面に第１の酸化シリコン膜を熱酸化
により形成し、次いで第１の酸化シリコン膜をすべて除
去したのち前記の凹所内を第２の酸化シリコン膜で埋め
、この酸化シリコン膜で素子形成用の領域間を分離する
方法である。
、シリコン基板の全面に第１の酸化シリコン膜を熱酸化
により形成し、次いで第１の酸化シリコン膜をすべて除
去したのち前記の凹所内を第２の酸化シリコン膜で埋め
、この酸化シリコン膜で素子形成用の領域間を分離する
方法である。
作 用
本発明の製造方法では、窒化シリコン膜を用いないため
、窒化シリコン膜を用いることに起因する問題を排除で
き、また、基板に形成した凹所の角の部分を第１の酸化
シリコン膜の形成で丸味をもつ形状とすることができる
。
、窒化シリコン膜を用いることに起因する問題を排除で
き、また、基板に形成した凹所の角の部分を第１の酸化
シリコン膜の形成で丸味をもつ形状とすることができる
。
実施例
本発明の製造方法の実施例を第１図５１−５の工程図を
参照して詳しく説明する。
参照して詳しく説明する。
まず、シリコン基板１に公知のフォトエツチング技術に
より、深さＱ７μｍ９幅１，０μｍの凹所ｉを形成した
のち、凹所６の底部にシリコン基板１と同−導電形の不
純物をイオン注入法によりイオン注入してイオン注入層
７を形成する〔第１図ａ〕。
より、深さＱ７μｍ９幅１，０μｍの凹所ｉを形成した
のち、凹所６の底部にシリコン基板１と同−導電形の不
純物をイオン注入法によりイオン注入してイオン注入層
７を形成する〔第１図ａ〕。
次いで、第１図すで示す様に、シリコン基板１の全面に
厚さ０．２μｍの酸化シリコン膜８を形成する。この酸
化シリコン膜８はシリコン基板を１１ｏｏ’Ｃの水蒸気
含有雰囲気中で３０分間加熱処理することによって得ら
れる。この酸化シリコン膜の形成によりシリコン基板１
に形成した凹所の角の部分が酸化され丸みをもった形状
となる。
厚さ０．２μｍの酸化シリコン膜８を形成する。この酸
化シリコン膜８はシリコン基板を１１ｏｏ’Ｃの水蒸気
含有雰囲気中で３０分間加熱処理することによって得ら
れる。この酸化シリコン膜の形成によりシリコン基板１
に形成した凹所の角の部分が酸化され丸みをもった形状
となる。
次に、シリコン基板を１０００°Ｃの窒素雰囲気中で１
０分間熱処理を施して結晶欠陥を減少させた後、シリコ
ン基板１０表面を覆う酸化シリコン膜８をウェットエツ
チングによりすべて除去して第１図Ｃで示す形状を得る
。
０分間熱処理を施して結晶欠陥を減少させた後、シリコ
ン基板１０表面を覆う酸化シリコン膜８をウェットエツ
チングによりすべて除去して第１図Ｃで示す形状を得る
。
こののち、シリコン基板１を１０００”Ｃの水蒸気含有
雰囲気中で再度加熱処理する。この加熱処理時間を１５
０分程度とすることにより、厚さ約Ｑ７μｍの酸化シリ
コン膜９．シリコン基板１の全面に形成する〔第１図ｄ
〕。
雰囲気中で再度加熱処理する。この加熱処理時間を１５
０分程度とすることにより、厚さ約Ｑ７μｍの酸化シリ
コン膜９．シリコン基板１の全面に形成する〔第１図ｄ
〕。
次に、第１図ｅで示す様に、酸化シリコン膜９の上にレ
ジスト１０をその全面が平坦となるように塗布する。最
後の処理としてレジスト１ｏと酸化シリコン膜９に対す
るエツチング速度が等しくなる様なエツチング条件たと
えば酸素とフォレオンガスの混合比を選定したプラズマ
エツチングによシリコン基板１が露出するまでレジスト
１ｏおよび酸化シリコン膜９をエツチングして第１図ｆ
に示す様な形状を完成させる。このシリコン基板では、
凹所内に埋め込まれた酸化シリコン膜９でシリコン基板
が複数の基板部分１１．１２．１３に分離され、したが
って、これらの基板部分の中に素子を作９込むことが可
能になる。
ジスト１０をその全面が平坦となるように塗布する。最
後の処理としてレジスト１ｏと酸化シリコン膜９に対す
るエツチング速度が等しくなる様なエツチング条件たと
えば酸素とフォレオンガスの混合比を選定したプラズマ
エツチングによシリコン基板１が露出するまでレジスト
１ｏおよび酸化シリコン膜９をエツチングして第１図ｆ
に示す様な形状を完成させる。このシリコン基板では、
凹所内に埋め込まれた酸化シリコン膜９でシリコン基板
が複数の基板部分１１．１２．１３に分離され、したが
って、これらの基板部分の中に素子を作９込むことが可
能になる。
発明の効果
本発明の製造方法によれば、シリコン基板のエツチング
によシ生じる欠陥や応力の集中などの問題点が解決され
るばかりでなく、窒化シリコン膜等の耐酸化材料を使用
することなく、しかもシリコン基板面を平坦に保ったま
まで素子領域間の分離が可能となり、半導体装置を製造
するための作業の簡便化および半導体集積回路の高密度
化をはかる効果が奏される。
によシ生じる欠陥や応力の集中などの問題点が解決され
るばかりでなく、窒化シリコン膜等の耐酸化材料を使用
することなく、しかもシリコン基板面を平坦に保ったま
まで素子領域間の分離が可能となり、半導体装置を製造
するための作業の簡便化および半導体集積回路の高密度
化をはかる効果が奏される。
を説明するためのＭＩＳ形半導体集積回路用基板の断面
図である。 １・・・・・・シリコン基板、２・・・・・・窒化シリ
、コン膜、３．９・・・・・・素子形成領域分離用の酸
化シリコン膜、４．７・・・・・・チャネルしゃ所領域
、６．８・・・・・・酸化シリコン膜、６・・・・・・
凹所、１０・・・・・・レジスト、１１〜１３・・・・
・・基板部分（素子形成領域）。
図である。 １・・・・・・シリコン基板、２・・・・・・窒化シリ
、コン膜、３．９・・・・・・素子形成領域分離用の酸
化シリコン膜、４．７・・・・・・チャネルしゃ所領域
、６．８・・・・・・酸化シリコン膜、６・・・・・・
凹所、１０・・・・・・レジスト、１１〜１３・・・・
・・基板部分（素子形成領域）。
Claims (2)
- （１）シリコン基板上の所定部分に凹所を形成したのち
同シリコン基板に熱酸化処理を施し、その全面に第１の
酸化シリコン膜を形成する工程、同工程で形成した第１
の酸化シリコン膜をすべて除去する工程、露出させたシ
リコン基板上に前記の凹所の深さ以上の厚さを有する第
２の酸化シリコン膜を形成する工程および前記第２の酸
化シリコン膜をエッチングし、前記凹所を除くシリコン
基板上の第２の酸化シリコン膜部分を除く工程を経て前
記凹所内に分離用酸化シリコン膜を形成することを特徴
とする半導体装置の製造方法。 - （２）第１の酸化シリコン膜の形成工程に続いて、窒素
雰囲気中での加熱処理がシリコン基板に施されることを
特徴とする特許請求の範囲第１項に記載の半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1490285A JPS61174645A (ja) | 1985-01-29 | 1985-01-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1490285A JPS61174645A (ja) | 1985-01-29 | 1985-01-29 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61174645A true JPS61174645A (ja) | 1986-08-06 |
Family
ID=11873919
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1490285A Pending JPS61174645A (ja) | 1985-01-29 | 1985-01-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61174645A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0510001U (ja) * | 1991-07-25 | 1993-02-09 | 金井 宏之 | 自動車用ホイール |
| US5459096A (en) * | 1994-07-05 | 1995-10-17 | Motorola Inc. | Process for fabricating a semiconductor device using dual planarization layers |
-
1985
- 1985-01-29 JP JP1490285A patent/JPS61174645A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0510001U (ja) * | 1991-07-25 | 1993-02-09 | 金井 宏之 | 自動車用ホイール |
| US5459096A (en) * | 1994-07-05 | 1995-10-17 | Motorola Inc. | Process for fabricating a semiconductor device using dual planarization layers |
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