JPS603157A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS603157A JPS603157A JP58112156A JP11215683A JPS603157A JP S603157 A JPS603157 A JP S603157A JP 58112156 A JP58112156 A JP 58112156A JP 11215683 A JP11215683 A JP 11215683A JP S603157 A JPS603157 A JP S603157A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体装置の製造方法特に半導体装置の電極
形成方法に関するものである。
形成方法に関するものである。
従来例の構成とその問題点
半導体装置はますます高密度化される傾向にあり、特に
電極配線は、時として半導体装置の面積の半分近くにな
る場合がある。以下に従来のポリシリコンとアルミニュ
ームを用いた二層配線を、ポリシリコンとアルミニュー
ムが電気的に絶縁され、かつアルミニュームと半導体基
板との電気的接続を行なう場合について第１図を用いて
説明する。
電極配線は、時として半導体装置の面積の半分近くにな
る場合がある。以下に従来のポリシリコンとアルミニュ
ームを用いた二層配線を、ポリシリコンとアルミニュー
ムが電気的に絶縁され、かつアルミニュームと半導体基
板との電気的接続を行なう場合について第１図を用いて
説明する。
シリコン基板１に酸化ケイ素膜２を形成し、その上に全
面にポリシリコン層３を形成した後、パターニングする
。次にポリシリコン層３の上にリン添加の酸化ケイ素膜
４を形成し、ポリシリコン層３に接触しないように開孔
部５を形成する。その後・アルミニューム層すを形成す
る。この場合開孔部５とポリシリコン層３との間には電
気的接触を避けるためマスク合せの余裕度ｄか必要とな
る。これは配線の高集積化を困難にする。
面にポリシリコン層３を形成した後、パターニングする
。次にポリシリコン層３の上にリン添加の酸化ケイ素膜
４を形成し、ポリシリコン層３に接触しないように開孔
部５を形成する。その後・アルミニューム層すを形成す
る。この場合開孔部５とポリシリコン層３との間には電
気的接触を避けるためマスク合せの余裕度ｄか必要とな
る。これは配線の高集積化を困難にする。
第２図は、従来の方法によって作られた縦型■ＭＯ３Ｆ
ＥＴの構造を示す。ｎ子基板１１の上にｎ−型エピタキ
シャル層１２を形成し、表面にｐ型拡散層１３を形成す
る。次に選択拡散によりｎ十拡散層１４を形成し、表面
にＶ型の溝を形成した後、酸化けい素膜１５を形成した
上にポリシリコン層１６を形成し、ポリシリコン層１６
を選択的に除去した後、全面に酸化けい素膜１７を形成
し、さらに、フォトリソグラフィーによって電極用の開
孔部を形成する。そして、アルミニウム膜１９を形成す
る。この開孔部を形成するときに、マスク合わせの余裕
度ｄが必要であり、高集積化を妨げる。したがって、同
じチップ面積とすれば、ゲート幅を大きく取ることがで
きない。
ＥＴの構造を示す。ｎ子基板１１の上にｎ−型エピタキ
シャル層１２を形成し、表面にｐ型拡散層１３を形成す
る。次に選択拡散によりｎ十拡散層１４を形成し、表面
にＶ型の溝を形成した後、酸化けい素膜１５を形成した
上にポリシリコン層１６を形成し、ポリシリコン層１６
を選択的に除去した後、全面に酸化けい素膜１７を形成
し、さらに、フォトリソグラフィーによって電極用の開
孔部を形成する。そして、アルミニウム膜１９を形成す
る。この開孔部を形成するときに、マスク合わせの余裕
度ｄが必要であり、高集積化を妨げる。したがって、同
じチップ面積とすれば、ゲート幅を大きく取ることがで
きない。
発明の目的
本発明はマスク合わせの余裕度を必要とせずに電極配線
を行ない電極配線の高密度化を実現する半導体装置の製
造方法を提供することを目的とす発明の構成 本発明の半導体装置の製造方法は、半導体基板上に、第
一の絶縁膜、第一の導電膜および第二の絶縁膜を順次形
成し、続いて前記第二の絶縁膜および前記第一の導電膜
を選択的に除去し、次いてこの除去により露出した前記
第一の導電膜の側面を第三の絶縁膜で被覆し、さらに前
記第二および第三の絶縁膜をマスクとして前記第１の絶
縁膜を選択的に除去し、その後第二の導電膜を前記半導
体基板の表面に形成する方法である。
を行ない電極配線の高密度化を実現する半導体装置の製
造方法を提供することを目的とす発明の構成 本発明の半導体装置の製造方法は、半導体基板上に、第
一の絶縁膜、第一の導電膜および第二の絶縁膜を順次形
成し、続いて前記第二の絶縁膜および前記第一の導電膜
を選択的に除去し、次いてこの除去により露出した前記
第一の導電膜の側面を第三の絶縁膜で被覆し、さらに前
記第二および第三の絶縁膜をマスクとして前記第１の絶
縁膜を選択的に除去し、その後第二の導電膜を前記半導
体基板の表面に形成する方法である。
実施例の説明
以下、図面を参照しながら本発明の実施例について説明
する。第３図は、本発明の第一実施例としての縦型のＶ
ＭＯ３ＦＥＴの製作工程を示す図である。ｎ＋型シリコ
ン基板２１上に形成されたｎ−型エピタキシャル層２２
上に、ｐ型拡散層２３をドーズ量２×１０１３．加速電
圧１００Ｋｖでボロンをイオン注入して形成する。次に
、フォトレジストでマスクした上で砒素をドーズ量２×
１０ 、加速電圧４０ＫＶでイオン注入してｎ＋５ 型拡散層２４を形成する（第３図ａ）。
する。第３図は、本発明の第一実施例としての縦型のＶ
ＭＯ３ＦＥＴの製作工程を示す図である。ｎ＋型シリコ
ン基板２１上に形成されたｎ−型エピタキシャル層２２
上に、ｐ型拡散層２３をドーズ量２×１０１３．加速電
圧１００Ｋｖでボロンをイオン注入して形成する。次に
、フォトレジストでマスクした上で砒素をドーズ量２×
１０ 、加速電圧４０ＫＶでイオン注入してｎ＋５ 型拡散層２４を形成する（第３図ａ）。
次に、基板２表面に〔１１０〕面に平行な矩形をフォト
リングラフイーを用いて形成したのち、異方性エツチン
グ液として抱水ヒドラジン液を用いて、■溝を形成しゲ
ート絶縁膜として窒化けい素膜２６を約５００人、ポリ
シリコン層２６を約４０００八、リン添加酸化けい素膜
２７を約８０００人連結して減圧ＣＶＤ法で形成する（
第３図ｂ）。
リングラフイーを用いて形成したのち、異方性エツチン
グ液として抱水ヒドラジン液を用いて、■溝を形成しゲ
ート絶縁膜として窒化けい素膜２６を約５００人、ポリ
シリコン層２６を約４０００八、リン添加酸化けい素膜
２７を約８０００人連結して減圧ＣＶＤ法で形成する（
第３図ｂ）。
この後、リン添加酸化けい素膜２了および、ｌ−” Ｉ
Ｊシリコン膜２６をフォトリソグラフィーを用いて連結
して反応性イオンエツチングによりエツチングした後、
高温水蒸気中に置きポリシリコン層２６の露出した側面
を約６０００人酸化し、酸化けい素膜２８を形成する（
第３図）。この時に窒化けい素膜２５は、酸化防止膜と
して、ｐ型層２３およびｎ＋層２４が酸化されるのを防
ぐ。才だ酸化けい素膜２７はポリシリコン膜２６が酸化
され過ぎるのを防いでいる。次に、窒化けい素膜２５を
熱リン酸に浸すことによって除去した後、全面にアルミ
ニウム膜２９をスパッタ法で形成し電極とする（第３図
ｄ）。
Ｊシリコン膜２６をフォトリソグラフィーを用いて連結
して反応性イオンエツチングによりエツチングした後、
高温水蒸気中に置きポリシリコン層２６の露出した側面
を約６０００人酸化し、酸化けい素膜２８を形成する（
第３図）。この時に窒化けい素膜２５は、酸化防止膜と
して、ｐ型層２３およびｎ＋層２４が酸化されるのを防
ぐ。才だ酸化けい素膜２７はポリシリコン膜２６が酸化
され過ぎるのを防いでいる。次に、窒化けい素膜２５を
熱リン酸に浸すことによって除去した後、全面にアルミ
ニウム膜２９をスパッタ法で形成し電極とする（第３図
ｄ）。
本実施例によれば、基板２１に接続した電極取り出し用
の開孔を、フォトリソグラフィーを用いずに形成できる
ので、ポリシリコン膜２６とアルミニウム膜２９との電
気的短絡を防ぐために必要なマスク合せの余裕度を必要
としない。したがって、ポリシリコン膜２６間の間隔、
■溝間の間隔を狭くすることができ、集積密度を大幅に
向上させることができる。捷だ、同一の面積のチップで
は、ゲート幅を増大させることができ、チャンネル部の
抵抗を低下させ、オン抵抗を低下させることができる。
の開孔を、フォトリソグラフィーを用いずに形成できる
ので、ポリシリコン膜２６とアルミニウム膜２９との電
気的短絡を防ぐために必要なマスク合せの余裕度を必要
としない。したがって、ポリシリコン膜２６間の間隔、
■溝間の間隔を狭くすることができ、集積密度を大幅に
向上させることができる。捷だ、同一の面積のチップで
は、ゲート幅を増大させることができ、チャンネル部の
抵抗を低下させ、オン抵抗を低下させることができる。
次に、本発明の第二の実施例として、基板に垂直なチャ
ンネルを有する縦型ＭＯ３ＦＥＴの製造方法について述
べる。第４図は、その製作工程を示す図である。
ンネルを有する縦型ＭＯ３ＦＥＴの製造方法について述
べる。第４図は、その製作工程を示す図である。
先ず、面方位（１００）のｎ ／ｎ ／リコンエピタキ
シャル基板３１．３２に、ボロンをイオン注入してｐ型
拡散層３３を形成する。次に、フオトリングラフィーを
用いて、ｐ型拡散層３３０表面を一部にレジストで覆い
、砒素をイオン注入してｎ″−型拡散層３４を形成する
（第４図ａ）。
シャル基板３１．３２に、ボロンをイオン注入してｐ型
拡散層３３を形成する。次に、フオトリングラフィーを
用いて、ｐ型拡散層３３０表面を一部にレジストで覆い
、砒素をイオン注入してｎ″−型拡散層３４を形成する
（第４図ａ）。
基板に結晶軸（１１ｏ、］から４４６０回させた矩形を
フＡトリングラフィーを用いて形成したのち、反応性イ
オンエツチングによって基板を垂直に蝕刻し、垂直な面
がＣ１００）面となるようにする。次に、熱酸化によっ
て酸化膜を約５００人成長させた後、窒化けい素膜を約
５００八減圧ＣＶＤ法を用いて形成したゲート絶縁膜３
５上にポリシリコン膜３６を約４０００人８リン添加酸
化けい素膜３アを約８，０９０人連続して減圧ＣＶＤ法
で形成する（第４図ｂ）。
フＡトリングラフィーを用いて形成したのち、反応性イ
オンエツチングによって基板を垂直に蝕刻し、垂直な面
がＣ１００）面となるようにする。次に、熱酸化によっ
て酸化膜を約５００人成長させた後、窒化けい素膜を約
５００八減圧ＣＶＤ法を用いて形成したゲート絶縁膜３
５上にポリシリコン膜３６を約４０００人８リン添加酸
化けい素膜３アを約８，０９０人連続して減圧ＣＶＤ法
で形成する（第４図ｂ）。
リン添加酸化膜３７およびポリシリコン膜３６を反応性
イオンエツチング法により選択的にエツチングした後、
高温の酸化雰囲気にさらすことによりポリシリコン膜３
６を約５０００人酸化させて酸化けい素／１ＪＥ３８を
形成する。この時ポリ７リコン膜３６は側面のみが露出
されているので、この側面部分のみに酸化か進行する（
第４図Ｃ）。
イオンエツチング法により選択的にエツチングした後、
高温の酸化雰囲気にさらすことによりポリシリコン膜３
６を約５０００人酸化させて酸化けい素／１ＪＥ３８を
形成する。この時ポリ７リコン膜３６は側面のみが露出
されているので、この側面部分のみに酸化か進行する（
第４図Ｃ）。
次に、窒化けい素膜３５の露出されている部分を、熱リ
ン酸で除去し、厚さ６００への酸化膜を弗酸系のエツチ
ング液で軽くエツチングして基板表面を露出させる。次
にスパッタリングによりアルミニウム膜３９を形成しソ
ース電極とする３、ポリシリコン膜３６をゲート、基板
をドレインとする縦形ＭＯ３ＦＥＴを形成する。（第４
図ｄ）３、次に、本発明の第三の実施例として、縦型二
重拡散型ＭＯ８ＦＥＴの製造方法について述べる。
ン酸で除去し、厚さ６００への酸化膜を弗酸系のエツチ
ング液で軽くエツチングして基板表面を露出させる。次
にスパッタリングによりアルミニウム膜３９を形成しソ
ース電極とする３、ポリシリコン膜３６をゲート、基板
をドレインとする縦形ＭＯ３ＦＥＴを形成する。（第４
図ｄ）３、次に、本発明の第三の実施例として、縦型二
重拡散型ＭＯ８ＦＥＴの製造方法について述べる。
第５図はその製作工程図である。
先ず、面方位（１ｏｏ）のｎ ／ｎ＋型シリコンエピク
キシャル基板４１．４２に、酸化膜を６（Ｘ）人成長さ
せた上に窒化けい素膜を５００人成長させたゲート絶縁
膜４３上に、さらに、ポリシリコン膜４４、およびリン
添加酸化膜４５を減圧ＣＶＤ法を用いてそれぞれ約５０
００八成長さぜる（第５図ａ）。
キシャル基板４１．４２に、酸化膜を６（Ｘ）人成長さ
せた上に窒化けい素膜を５００人成長させたゲート絶縁
膜４３上に、さらに、ポリシリコン膜４４、およびリン
添加酸化膜４５を減圧ＣＶＤ法を用いてそれぞれ約５０
００八成長さぜる（第５図ａ）。
リン添加酸化膜４５とポリシリコン膜４４を、反応性イ
オンエツチング法によって連続的にエツチングした後、
ポリシリコン膜４４を熱酸化して厚さ約６０００人の酸
化けい素膜４６を形成する。
オンエツチング法によって連続的にエツチングした後、
ポリシリコン膜４４を熱酸化して厚さ約６０００人の酸
化けい素膜４６を形成する。
この時、下地のゲート絶縁膜４３の窒化けい素膜は、酸
化防止膜としてはたらくために、基板は酸化されず、ポ
リシリコン膜４４の表面側はリン添加酸化膜４５によっ
て覆われているので、ポリシリコン膜４４の側面部のみ
に酸化けい素膜４６が成長する（第５図ｅ）。
化防止膜としてはたらくために、基板は酸化されず、ポ
リシリコン膜４４の表面側はリン添加酸化膜４５によっ
て覆われているので、ポリシリコン膜４４の側面部のみ
に酸化けい素膜４６が成長する（第５図ｅ）。
次に、開孔部に露出された窒化けい素膜からなるゲート
絶縁膜４３を熱リン酸で除去し、ボロンを、ドーズ量２
×１０ 加速電圧１５０ＫＶでイオン注入してｐ型拡散
層４７を形成する。その後ｐ型拡散層４アの表面を選択
的にフ處トレジストで覆い、砒素をドーズ量２Ｘ１０１
５．加速電圧４０ＫＶでイオン注入し、ｎ型拡散層４８
を形成する（第５図Ｃ）。
絶縁膜４３を熱リン酸で除去し、ボロンを、ドーズ量２
×１０ 加速電圧１５０ＫＶでイオン注入してｐ型拡散
層４７を形成する。その後ｐ型拡散層４アの表面を選択
的にフ處トレジストで覆い、砒素をドーズ量２Ｘ１０１
５．加速電圧４０ＫＶでイオン注入し、ｎ型拡散層４８
を形成する（第５図Ｃ）。
次いで、表面酸化膜を軽くエツチングした後、Ａ ｌ−
Ｓ ｉ −Ｃｕ合金をスパッタリングして電極４９とを
形成することによって、二重拡散ＭＯ３ＦＥＴを形成す
る（第５図ｄ）。
Ｓ ｉ −Ｃｕ合金をスパッタリングして電極４９とを
形成することによって、二重拡散ＭＯ３ＦＥＴを形成す
る（第５図ｄ）。
なお、本実施例においては、ｎチャンネル型のＭＯＳＦ
ＥＴについて述べたが、ｐチャンネル型のＭＯＳＦＥＴ
についても適用できる。
ＥＴについて述べたが、ｐチャンネル型のＭＯＳＦＥＴ
についても適用できる。
発明の効果
以上のように、本発明によれば、導電膜の側面を絶縁膜
で被覆することによって自己総合的に電極取り出し用の
開孔部を形成することかできるので、集積度を大幅に向
上することができる。
で被覆することによって自己総合的に電極取り出し用の
開孔部を形成することかできるので、集積度を大幅に向
上することができる。
第１図は、従来の方法により製作された電極配線の構造
を示す断面図、第２図は従来の方法により製作された縦
型ＶＭＯ８ＦＥＴの断面図、第３図ａ〜ｄは本発明の第
一の実施例を示す工程断面図、第４図ａ −ｄは本発明
の第二の実施例を示す工程断面図、第５図ａ〜ｄは本発
明の第三の実施例を示す工程断面図である。 ２４・・・・・ｎ十型拡散層、２５・・・・ゲート絶縁
膜、２６・・・・・・ポリシリコン膜、２７・・−・酸
化けい素膜、２８・・・・・・酸化けい素膜、２９・・
・・・アルミニウム膜。 代理人の氏名 弁理士 中 尾 敏 男 はが１名第１
図 １ 第２図 第３図 ４ 第４図 ４ 第５図
を示す断面図、第２図は従来の方法により製作された縦
型ＶＭＯ８ＦＥＴの断面図、第３図ａ〜ｄは本発明の第
一の実施例を示す工程断面図、第４図ａ −ｄは本発明
の第二の実施例を示す工程断面図、第５図ａ〜ｄは本発
明の第三の実施例を示す工程断面図である。 ２４・・・・・ｎ十型拡散層、２５・・・・ゲート絶縁
膜、２６・・・・・・ポリシリコン膜、２７・・−・酸
化けい素膜、２８・・・・・・酸化けい素膜、２９・・
・・・アルミニウム膜。 代理人の氏名 弁理士 中 尾 敏 男 はが１名第１
図 １ 第２図 第３図 ４ 第４図 ４ 第５図
Claims (1)
- 【特許請求の範囲】 （１）半導体基板上に、第一の絶縁膜、第一の導電膜お
よび第二の絶縁膜を順次形成する工程と、前記第二の絶
縁膜および第一の導電膜を選択的に除去する工程と、前
記第一の導電膜の側面に第三の絶縁膜を形成する工程と
、前記第二および第三の絶縁膜をマスクとして前記第一
の絶縁膜を選択的に除去する工程と、第二の導電膜を前
記半導体基板上に形成し、前記半導体基板袈哨記第二の
導電膜とに電気的接続を行う工程を有することを特徴と
する半導体装置の製造方法。 （≧ 第一の絶縁膜が酸化けい素膜と窒化けい素膜との
二層構造から々ることを特徴とする特許請求範囲第１項
記載の半導体装置の製造方法。 （３）第三の絶縁膜が第一の導電膜の酸化によって形成
されることを特徴とする特許請求範囲第１項記載の半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58112156A JPS603157A (ja) | 1983-06-21 | 1983-06-21 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58112156A JPS603157A (ja) | 1983-06-21 | 1983-06-21 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS603157A true JPS603157A (ja) | 1985-01-09 |
Family
ID=14579631
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58112156A Pending JPS603157A (ja) | 1983-06-21 | 1983-06-21 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS603157A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62272570A (ja) * | 1986-03-24 | 1987-11-26 | シリコニクス インコ−ポレイテツド | 垂直ゲート半導体装置及びその製造方法 |
| JPS6459868A (en) * | 1987-08-29 | 1989-03-07 | Fuji Electric Co Ltd | Semiconductor device having insulating gate |
| JPH02296341A (ja) * | 1989-04-13 | 1990-12-06 | General Electric Co <Ge> | 多セル状電界効果電力半導体装置 |
| JP2006140523A (ja) * | 2006-01-10 | 2006-06-01 | Seiko Instruments Inc | 縦形ｍｏｓトランジスタ及びその製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5087784A (ja) * | 1973-12-08 | 1975-07-15 |
-
1983
- 1983-06-21 JP JP58112156A patent/JPS603157A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5087784A (ja) * | 1973-12-08 | 1975-07-15 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62272570A (ja) * | 1986-03-24 | 1987-11-26 | シリコニクス インコ−ポレイテツド | 垂直ゲート半導体装置及びその製造方法 |
| JPS6459868A (en) * | 1987-08-29 | 1989-03-07 | Fuji Electric Co Ltd | Semiconductor device having insulating gate |
| JPH02296341A (ja) * | 1989-04-13 | 1990-12-06 | General Electric Co <Ge> | 多セル状電界効果電力半導体装置 |
| JP2006140523A (ja) * | 2006-01-10 | 2006-06-01 | Seiko Instruments Inc | 縦形ｍｏｓトランジスタ及びその製造方法 |
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