JPH0294636A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0294636A JPH0294636A JP24800188A JP24800188A JPH0294636A JP H0294636 A JPH0294636 A JP H0294636A JP 24800188 A JP24800188 A JP 24800188A JP 24800188 A JP24800188 A JP 24800188A JP H0294636 A JPH0294636 A JP H0294636A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
- H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
- H01L29/4941—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement with a barrier layer between the silicon and the metal or metal silicide upper layer, e.g. Silicide/TiN/Polysilicon
-
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置の製造方法、特に％ＭＯ８型Ｏ８
ンジスタを有する半導体装置の製造方法に関する。
ンジスタを有する半導体装置の製造方法に関する。
第３図（ａ）〜（ｄＪは、従来の半導体装置の調造方法
を説明するだめの工程順に示した半導体チップの断面図
である。
を説明するだめの工程順に示した半導体チップの断面図
である。
第３図（ａ）に示すように、Ｐ型シリコン基板１の−主
面に、素子分離用のフィールド酸化膜２を設けて素子形
成領域を区画し、前記素子形成領域の表面にゲート絶縁
膜用の酸化シリコン膜３を形成する。
面に、素子分離用のフィールド酸化膜２を設けて素子形
成領域を区画し、前記素子形成領域の表面にゲート絶縁
膜用の酸化シリコン膜３を形成する。
次に、第３図（ｂ）に示すように、酸化シリコン膜３の
所定の領域を選択的にエツチングしてコンタクト用開孔
部４を形成する。
所定の領域を選択的にエツチングしてコンタクト用開孔
部４を形成する。
次に、第３図（Ｃ）に示すように、開孔部ヰを含む表面
にリン等のＮ型不純物を含む多結晶シリコン層５を堆積
し、熱処理により、開孔部４から前記素子形成領域中へ
Ｎ型不純物を拡散してＮ型拡散領域７を形成する。次に
多結晶シリコン層５の上にバターニングしたホトレジス
ト膜１２を形成する。
にリン等のＮ型不純物を含む多結晶シリコン層５を堆積
し、熱処理により、開孔部４から前記素子形成領域中へ
Ｎ型不純物を拡散してＮ型拡散領域７を形成する。次に
多結晶シリコン層５の上にバターニングしたホトレジス
ト膜１２を形成する。
次に、第３図（ｄ）に示すように、ホトレジスト膜１２
をマスクにして多結晶シリコン層５をエツチングして、
ゲート電極８及び開孔部４のＮ型拡散領域７と接続する
電極配線９を形成する。
をマスクにして多結晶シリコン層５をエツチングして、
ゲート電極８及び開孔部４のＮ型拡散領域７と接続する
電極配線９を形成する。
次に、フィールド酸化膜２．ゲート電極８及び電極配線
９をマスクとしてヒ素イオンをイオン注入して前記素子
形成領域中にＮ型拡散領域１０及びＮ型拡散領域７と接
続するＮ型拡散領域１１を形成する。その結果、Ｎ型拡
散領域１１と電極配線９はＮ型拡散領域７を介して接続
することができる。
９をマスクとしてヒ素イオンをイオン注入して前記素子
形成領域中にＮ型拡散領域１０及びＮ型拡散領域７と接
続するＮ型拡散領域１１を形成する。その結果、Ｎ型拡
散領域１１と電極配線９はＮ型拡散領域７を介して接続
することができる。
上述した従来の半導体装置は１次のよう表問題点がある
。
。
第４図＜ａ） 、 （ｂ）は従来の半導体装置のコンタ
クト部の第１の例を示す平面図及びＡ −Ａ’ 線断面
図である。
クト部の第１の例を示す平面図及びＡ −Ａ’ 線断面
図である。
第４図（ａ） 、 （ｂ）に示すように、従来の半導体
ｉｔのコンタクト部は、開孔部４の電極配線９が開孔部
４のＮ型拡散領域７の表面を完全に覆うようＫはなって
おらず、後にイオン注入工程で形成されるＮ型拡散領域
１１と接続する領域では、開孔部４のゲート電極側のＮ
型拡散領域７を膓出させるように形成するのが普通であ
る。
ｉｔのコンタクト部は、開孔部４の電極配線９が開孔部
４のＮ型拡散領域７の表面を完全に覆うようＫはなって
おらず、後にイオン注入工程で形成されるＮ型拡散領域
１１と接続する領域では、開孔部４のゲート電極側のＮ
型拡散領域７を膓出させるように形成するのが普通であ
る。
第５図（ａ） 、 （ｂ）は従来の半導体装置のコンタ
クト部の第２の例を示す平面図及びＢ−Ｂ／腺折断面図
ある。
クト部の第２の例を示す平面図及びＢ−Ｂ／腺折断面図
ある。
第５図（ａ） 、 （ｂ）に示すように、開孔部４のＮ
型拡散領域７の表面を電極配線９で完全に覆う構造にす
ると、Ｎ型拡散領域７に電極配線９をマスクとするイオ
ン注入により形成されたＮ型拡散領域１１が接続されな
い場合が生じ、Ｎ型拡散領域１１と電極配線９との電気
的接続ができない。
型拡散領域７の表面を電極配線９で完全に覆う構造にす
ると、Ｎ型拡散領域７に電極配線９をマスクとするイオ
ン注入により形成されたＮ型拡散領域１１が接続されな
い場合が生じ、Ｎ型拡散領域１１と電極配線９との電気
的接続ができない。
従って、従来のコンタクト部は、第５図（ａ） 、 （
ｂ）のような構造は不可能で第４図（ａ） 、 （ｂ）
のように、Ｎ型拡散領域７とＮ型拡散領域１１が必ず重
なる部分を設けるようになっていた。しかし、この方法
では、次に示すような重大な問題がしはしは生じていた
。
ｂ）のような構造は不可能で第４図（ａ） 、 （ｂ）
のように、Ｎ型拡散領域７とＮ型拡散領域１１が必ず重
なる部分を設けるようになっていた。しかし、この方法
では、次に示すような重大な問題がしはしは生じていた
。
第６図（ａ） 、 （ｂ）は従来の半導体装置のコンタ
クト部の第３の例を示す平面図及びＣ−Ｃｔ線断面図で
ある。
クト部の第３の例を示す平面図及びＣ−Ｃｔ線断面図で
ある。
第６図（ａ） 、 （ｂ）Ｋ示すように、コンタクト用
開孔部４の一部に電極配線９により覆われていない領域
か必ず設けられていたが、その領域（シリコン基板が露
出した領域）は、多結晶シリコン層を選択的にエツチン
グして電極配線９を形成する際にエツチング雰囲気に必
ずさらされる領域であシ、前記多結晶シリコン４５のエ
ツチングが過剰になると、Ｎ型拡散領域７がエツチング
されてしまい、凹部１６を生じ、イオン注入でＮ型拡散
領域１１を形成してもＮ型拡散領域７とＮ型拡散領域１
１が接続できない。何故なら、多結晶シリコン層からな
る電極配線９とシリコン基板ではどちらも同じシリコン
であることから、エツチングに選択性をもたせることが
難しい為である。
開孔部４の一部に電極配線９により覆われていない領域
か必ず設けられていたが、その領域（シリコン基板が露
出した領域）は、多結晶シリコン層を選択的にエツチン
グして電極配線９を形成する際にエツチング雰囲気に必
ずさらされる領域であシ、前記多結晶シリコン４５のエ
ツチングが過剰になると、Ｎ型拡散領域７がエツチング
されてしまい、凹部１６を生じ、イオン注入でＮ型拡散
領域１１を形成してもＮ型拡散領域７とＮ型拡散領域１
１が接続できない。何故なら、多結晶シリコン層からな
る電極配線９とシリコン基板ではどちらも同じシリコン
であることから、エツチングに選択性をもたせることが
難しい為である。
その結果、Ｎ型拡散領域１１と電極配線９が電気的に接
続できないという問題点がある。
続できないという問題点がある。
本発明の半導体装置の製造方法は、−導電型半導体基板
の一主面にフィールド絶縁膜を選択的に設けて素子形成
領域を区画し前記素子形成領域の表面に絶縁膜を設ける
工程と、前記絶縁膜を選択的にエツチングしてコンタク
ト用の開孔部を設ける１鵬と、前記開孔部を含む表面に
逆導電型不純物を含む多結晶シリコン層及び前記多結晶
シリコン層とエツチングレートの異なる導体層を順次堆
積する工程と、熱処理によシ前記多結晶シリコン層の不
純物を前記開孔部の前記素子形成領域内に導入して逆導
電型の第１の拡散領域を形成する工程と、前記導体層を
選択的にエツチングしてゲート電極及び前記開孔部の前
記第１の拡散領域と接続し且つ前記開孔部の前記ゲート
電極に近い側の前記多結晶シリコン層を露出させる電極
配線を形成する工程と、前記フィールド絶縁膜、前記ゲ
ート電極及び前記電極配線をマスクとして逆導電型の不
純物をイオン注入し前記素子形成領域内に前記第１の拡
散領域と接続する逆導電型の第２の拡散領域を形成する
工程と、前記多結晶シリコン層を選択的にエツチングし
て前記開孔部を覆い前記電極配線と接続する電極を設け
る工程とを含んで構成される。
の一主面にフィールド絶縁膜を選択的に設けて素子形成
領域を区画し前記素子形成領域の表面に絶縁膜を設ける
工程と、前記絶縁膜を選択的にエツチングしてコンタク
ト用の開孔部を設ける１鵬と、前記開孔部を含む表面に
逆導電型不純物を含む多結晶シリコン層及び前記多結晶
シリコン層とエツチングレートの異なる導体層を順次堆
積する工程と、熱処理によシ前記多結晶シリコン層の不
純物を前記開孔部の前記素子形成領域内に導入して逆導
電型の第１の拡散領域を形成する工程と、前記導体層を
選択的にエツチングしてゲート電極及び前記開孔部の前
記第１の拡散領域と接続し且つ前記開孔部の前記ゲート
電極に近い側の前記多結晶シリコン層を露出させる電極
配線を形成する工程と、前記フィールド絶縁膜、前記ゲ
ート電極及び前記電極配線をマスクとして逆導電型の不
純物をイオン注入し前記素子形成領域内に前記第１の拡
散領域と接続する逆導電型の第２の拡散領域を形成する
工程と、前記多結晶シリコン層を選択的にエツチングし
て前記開孔部を覆い前記電極配線と接続する電極を設け
る工程とを含んで構成される。
次に、本発明について図面を参照して説明する。
第１図は本発明の第１の実施例を説明する丸めの工程順
に示した半導体チップの断面図である。
に示した半導体チップの断面図である。
まず、第１図（ａ）に示すように、Ｐ型シリコン基板１
の一主面に素子分離用フィールド酸化膜２を設けて素子
形成領域を区画し、前記素子形成領域の表面にゲート絶
縁膜用の酸化シリコン膜３を２０を選択的にエツチング
除去し、コンタクト用の開孔部４を形成する。
の一主面に素子分離用フィールド酸化膜２を設けて素子
形成領域を区画し、前記素子形成領域の表面にゲート絶
縁膜用の酸化シリコン膜３を２０を選択的にエツチング
除去し、コンタクト用の開孔部４を形成する。
次に、第１図（Ｃ）に示すように、開孔部４を含む表面
に、Ｎ型不純物を含む厚さ５ Ｑ ｎｍの多結晶シリコ
ン層５及びＷ 、Ｍｏ 、Ｔｉ等の高融点金属層もしく
はそれらの硅化物層からなる厚さ０．５μｍの導体層６
を順次堆積する。次に、熱処理により、多結晶シリコン
層５よす開孔部４の前記素子形成領域の表面にＮ型不純
物を拡散させてＮ型拡散領域７を形成する。ここで、多
結晶シリコン層５と導体層６とは、互いに所定のエツチ
ング選択比を有するように選ぶ。
に、Ｎ型不純物を含む厚さ５ Ｑ ｎｍの多結晶シリコ
ン層５及びＷ 、Ｍｏ 、Ｔｉ等の高融点金属層もしく
はそれらの硅化物層からなる厚さ０．５μｍの導体層６
を順次堆積する。次に、熱処理により、多結晶シリコン
層５よす開孔部４の前記素子形成領域の表面にＮ型不純
物を拡散させてＮ型拡散領域７を形成する。ここで、多
結晶シリコン層５と導体層６とは、互いに所定のエツチ
ング選択比を有するように選ぶ。
次に、第１図（ｄ）に示すように、導体層６を選択的に
エツチングしてゲート電極８及び開孔部４のゲート電極
７の側以外を含む領域に電極配線９を形成する。次に、
フィールド酸化膜２．ゲート電極８．電極配線９をマス
クとしてリンイオンを加速エネルギー１５０ ｋｅＶ
、ドーズ量Ｉ Ｘ Ｉ Ｑ１６ｃｍ″″２でイオン注入
し、前記素子形成領域内にＮ型拡散領域１０及びＮ型拡
散領域７に接続するＮ型拡散領域１１をそれぞれ形成す
る。
エツチングしてゲート電極８及び開孔部４のゲート電極
７の側以外を含む領域に電極配線９を形成する。次に、
フィールド酸化膜２．ゲート電極８．電極配線９をマス
クとしてリンイオンを加速エネルギー１５０ ｋｅＶ
、ドーズ量Ｉ Ｘ Ｉ Ｑ１６ｃｍ″″２でイオン注入
し、前記素子形成領域内にＮ型拡散領域１０及びＮ型拡
散領域７に接続するＮ型拡散領域１１をそれぞれ形成す
る。
次に、第１図（ｅ）に示すように、開孔部４及び電極配
線９を含む領域を機うホトレジスト膜１２を選択的に形
成する。次に、ホトレジスト膜１２及びゲート電極８を
マスクとして多結晶シリコン層５をエツチング除去する
。次に、ホトレジスト膜１２を除去して、ＭＯ８型トラ
ンジスタを有する半導体装置を構成する。
線９を含む領域を機うホトレジスト膜１２を選択的に形
成する。次に、ホトレジスト膜１２及びゲート電極８を
マスクとして多結晶シリコン層５をエツチング除去する
。次に、ホトレジスト膜１２を除去して、ＭＯ８型トラ
ンジスタを有する半導体装置を構成する。
ここで、開孔部４のＮ型拡散領域７の表面は多結晶シリ
コン層５により被覆されているため、エツチング液にさ
らされてえぐられることがなく、Ｎ型拡散領域７とＮ型
拡散領域１１との良好な接続が得られる。
コン層５により被覆されているため、エツチング液にさ
らされてえぐられることがなく、Ｎ型拡散領域７とＮ型
拡散領域１１との良好な接続が得られる。
第２図は本発明の第２の実施例を説明するための工程順
に示した半導体チップの断面図である。
に示した半導体チップの断面図である。
した第１の実施例と同様にしてＰ型シリコン基板ｌの主
表面に素子分離用のフィールド酸化膜２を設けて素子形
成領域を区画し、前記素子形成領域の表面にゲート絶縁
膜用の酸化シリコン膜３を設け、酸化シリコン膜３を選
択的にエツチングしてコンタクト用の開孔部４を形成す
る。
表面に素子分離用のフィールド酸化膜２を設けて素子形
成領域を区画し、前記素子形成領域の表面にゲート絶縁
膜用の酸化シリコン膜３を設け、酸化シリコン膜３を選
択的にエツチングしてコンタクト用の開孔部４を形成す
る。
次に、第２図（ｂ）に示すように、開孔部４を含む表面
にＮ型不純物を含む多結晶シリコン層５．窒化チタン層
１３．多結晶シリコン層１４．ｍ化シリコン層１５を順
次積層して堆積し、多結晶シリコン層５よシ開孔部４の
前記素子形成領域の表面にＮ型不純物を導入してＮ型拡
散領域７を形成する。
にＮ型不純物を含む多結晶シリコン層５．窒化チタン層
１３．多結晶シリコン層１４．ｍ化シリコン層１５を順
次積層して堆積し、多結晶シリコン層５よシ開孔部４の
前記素子形成領域の表面にＮ型不純物を導入してＮ型拡
散領域７を形成する。
次に、第２図（Ｃ）に示すように、窒化チタン１５゜多
結晶シリコン層１４．窒化チタン層１３を選択的に順次
エツチングしてゲート電極８及び電極配線９を形成する
。ここで窒化チタン層１３は多結晶シリコン層１４をエ
ツチングする際にエッチン選択比を利用して過剰エツチ
ングから下側の多結晶シリコン層５を保護することがで
きる利点がある。次に、フィールド酸化膜２．ゲート電
極８及び電極配線９をマスクとしてＮ型不純物をイオン
注入し前記素子形成領域中にＮ型拡散領域ｉｏ及びＮ型
拡散領域７と接続するＮ型拡散領域１１をそれぞれ形成
する。
結晶シリコン層１４．窒化チタン層１３を選択的に順次
エツチングしてゲート電極８及び電極配線９を形成する
。ここで窒化チタン層１３は多結晶シリコン層１４をエ
ツチングする際にエッチン選択比を利用して過剰エツチ
ングから下側の多結晶シリコン層５を保護することがで
きる利点がある。次に、フィールド酸化膜２．ゲート電
極８及び電極配線９をマスクとしてＮ型不純物をイオン
注入し前記素子形成領域中にＮ型拡散領域ｉｏ及びＮ型
拡散領域７と接続するＮ型拡散領域１１をそれぞれ形成
する。
次に、第２図（ｄ）に示すように、多結晶シリコン層５
を選択的にエツチングして半導体装置を構成する。ここ
で、窒化チタン層１５は多結晶シリコン層５をエツチン
グする際の多結晶シリコン層１４の表面を保護する。
を選択的にエツチングして半導体装置を構成する。ここ
で、窒化チタン層１５は多結晶シリコン層５をエツチン
グする際の多結晶シリコン層１４の表面を保護する。
以上説明したように本発明は、−導電型の素子形成領域
上に設けた絶縁膜を選択的にエツチングしてコンタクト
用開孔部を設け、コンタクト用開孔部を含む表面に逆導
電型の不純物を含む多結晶シリコンｌ及び導体層を順次
堆積して設け、熱処理によシ多結晶シリコン層にて開孔
部の素子形成領域内に不純物を導入して逆導電型の第１
の拡散領域を設けた後導体層を選択的にエツチングして
ゲート電極及び開孔部のゲート電極に近い側の多結晶シ
リコン層を露出させる電極配線を設け、ゲート電極と電
極配線をマスクとして逆導電型不純物イオンを素子形成
領域中に導入して第１の拡散領域と接続する第２の拡散
領域を形成することによって、電極配線形成時の過剰エ
ツチングにより開孔部の第１の拡散領域が除去されるの
を防止し
上に設けた絶縁膜を選択的にエツチングしてコンタクト
用開孔部を設け、コンタクト用開孔部を含む表面に逆導
電型の不純物を含む多結晶シリコンｌ及び導体層を順次
堆積して設け、熱処理によシ多結晶シリコン層にて開孔
部の素子形成領域内に不純物を導入して逆導電型の第１
の拡散領域を設けた後導体層を選択的にエツチングして
ゲート電極及び開孔部のゲート電極に近い側の多結晶シ
リコン層を露出させる電極配線を設け、ゲート電極と電
極配線をマスクとして逆導電型不純物イオンを素子形成
領域中に導入して第１の拡散領域と接続する第２の拡散
領域を形成することによって、電極配線形成時の過剰エ
ツチングにより開孔部の第１の拡散領域が除去されるの
を防止し
第１図（ａ）〜（ｆ）及び第２図（ａ） 〜（ｄ）は本
発明の第１及び第２の実施例を説明するための工程順に
示した半導体チップの断面図、第３図（ａ）〜（ｄ）は
従来の半導体装置の製造方法を説明するための工程順に
示した半導体チップの断面図、第４図（ａ） 、 （ｂ
）は従来の半導体装置のコンタクト部の第１の例を示す
平面図及びＡ−Ａ／線断面図、第５図（ａ） 、 （ｂ
）は従来の半導体装置のコンタクト部の第２の例を示す
平面図及びＢ−Ｂ／線断面図、第６図（ａ） 、 （ｂ
）は従来の半導体装置のコンタクト部の第３の例を示す
平面図及びＣ−Ｃ／線断面図である。 １・・・・・・Ｐ型シリコン基板、２・°°°°°フィ
ールド酸化膜、３・・・・・・酸化シリコン膜、４・・
・・・・開孔部、５・・・・・・多結晶シリコン層、６
・・・・・・導体層、７・・・・・・Ｎ型拡散領域、８
・・・・・・ゲート電極、９・・・・・・電極配線、１
０．１１・・・・・・Ｎ型拡散領域、１２・・・・・・
ホトレジスト膜、１３・・・・・°窒化チタン層、１４
°゛°・°°多結晶シリコン層、１５・・・・・・窒化
チタン層、１６・パパ・凹部。 代理人 弁理士 内 原 晋 天 １ 図 刀 図 図 列 図 肩 図
発明の第１及び第２の実施例を説明するための工程順に
示した半導体チップの断面図、第３図（ａ）〜（ｄ）は
従来の半導体装置の製造方法を説明するための工程順に
示した半導体チップの断面図、第４図（ａ） 、 （ｂ
）は従来の半導体装置のコンタクト部の第１の例を示す
平面図及びＡ−Ａ／線断面図、第５図（ａ） 、 （ｂ
）は従来の半導体装置のコンタクト部の第２の例を示す
平面図及びＢ−Ｂ／線断面図、第６図（ａ） 、 （ｂ
）は従来の半導体装置のコンタクト部の第３の例を示す
平面図及びＣ−Ｃ／線断面図である。 １・・・・・・Ｐ型シリコン基板、２・°°°°°フィ
ールド酸化膜、３・・・・・・酸化シリコン膜、４・・
・・・・開孔部、５・・・・・・多結晶シリコン層、６
・・・・・・導体層、７・・・・・・Ｎ型拡散領域、８
・・・・・・ゲート電極、９・・・・・・電極配線、１
０．１１・・・・・・Ｎ型拡散領域、１２・・・・・・
ホトレジスト膜、１３・・・・・°窒化チタン層、１４
°゛°・°°多結晶シリコン層、１５・・・・・・窒化
チタン層、１６・パパ・凹部。 代理人 弁理士 内 原 晋 天 １ 図 刀 図 図 列 図 肩 図
Claims (1)
- 一導電型半導体基板の一主面にフィールド絶縁膜を選
択的に設けて素子形成領域を区画し前記素子形成領域の
表面に絶縁膜を設ける工程と、前記絶縁膜を選択的にエ
ッチングしてコンタクト用の開孔部を設ける工程と、前
記開孔部を含む表面に逆導電型不純物を含む多結晶シリ
コン層及び前記多結晶シリコン層とエッチングレートの
異なる導体層を順次堆積する工程と、熱処理により前記
多結晶シリコン層の不純物を前記開孔部の前記素子形成
領域内に導入して逆導電型の第１の拡散領域を形成する
工程と、前記導体層を選択的にエッチングしてゲート電
極及び前記開孔部の前記第１の拡散領域と接続し且つ前
記開孔部の前記ゲート電極に近い側の前記多結晶シリコ
ン層を露出させる電極配線を形成する工程と、前記フィ
ールド絶縁膜、前記ゲート電極及び前記電極配線をマス
クとして逆導電型の不純物をイオン注入し前記素子形成
領域内に前記第１の拡散領域と接続する逆導電型の第２
の拡散領域を形成する工程と、前記多結晶シリコン層を
選択的にエッチングして前記開孔部を覆い前記電極配線
と接続する電極を設ける工程とを含むことを特徴とする
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24800188A JPH06101477B2 (ja) | 1988-09-30 | 1988-09-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24800188A JPH06101477B2 (ja) | 1988-09-30 | 1988-09-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0294636A true JPH0294636A (ja) | 1990-04-05 |
| JPH06101477B2 JPH06101477B2 (ja) | 1994-12-12 |
Family
ID=17171716
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24800188A Expired - Lifetime JPH06101477B2 (ja) | 1988-09-30 | 1988-09-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06101477B2 (ja) |
-
1988
- 1988-09-30 JP JP24800188A patent/JPH06101477B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06101477B2 (ja) | 1994-12-12 |
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