JPS62296452A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 産業上の利用分野 本発明は半導体装置の製造方法に関し、特に高速、低消
費電力の特性を有するバイポーラ型トランジスタと抵抗
体の一体化に関するものである。

従来の技術 バイポーラＩＣ，ＬＳＩにおいて、回路構成上バイポー
ラトランジスタと抵抗体を形成する必要がある。そのた
め、従来は、バイポーラトランジスタ形成時に下記のよ
うな工程によって抵抗体を形成している。

（１）半導体基板に゛例えばイオン注入法により拡散処
理を施して拡散層を形成し、この拡散層を抵抗体とする
。

（２）絶縁膜を形成した半導体基板上に、多結晶シリコ
ン膜（ｐｏｌｙ　Ｓｉ膜）を形成した後、ホトエツチン
グ工程により、前記ｐｏｌｙ　Ｓｉ膜パターンを形成す
る。その後、例えばイオン注入法により拡散処理を施し
、ｐｏｌｙ　Ｓｉ膜パターンを抵抗体とする。

発明が解決しようとする問題点 しかし、前記の如き従来の製造方法においては、下記の
ような問題点がある。

（１）半導体基板に拡散層を形成し抵抗体として用いる
場合、（ａ）抵抗体の容量が大きい、（ｂ）拡散層が拡
がるので微細化が難しく、高密度化ができないという問
題点がある。

（２）　　ｐｏｌｙ　Ｓｔ膜パターンを形成して抵抗体
として用いる場合、（−）抵抗体形成のためにｐｏｌｙ
Ｓ１膜の形成が必要、（ｂ）抵抗体パターン形成のため
にホトエツチング工程が必要、（ｃ）ｐｏｌｙｓｉ膜の
膜厚分の段差が生じ、電極配線の断線、シッートの原因
になるという問題がある。

本発明は、このような従来の問題に鑑み、容易に微細化
ができ、且つ、高精度な抵抗体と高速。

低消費電力の特性を有するバイポーラトランジスタが一
体化できる半導体装置の製造方法を提供することを目的
とする。

問題点を解決するだめの手段 本発明の半導体装置の製造方法は、半導体基板上に酸化
防止膜及び絶縁被膜を形成する工程と、グラフトベース
領域と抵抗領域の前記絶縁膜及び酸化防止膜をエツチン
グする工程と、全面に第１の半導体膜を形成する工程と
、前記グラフトベース領域及び抵抗領域の前記第１の半
導体膜中にそれぞれ所望ドーズ量の不純物をイオン注入
により注入する工程と、前記絶縁被膜上の前記第１の半
導体膜をエツチングする工程と、エミッタ領域及びコレ
クタ領域の前記絶縁被膜をエツチングする工程と、前記
グラフトベース領域及び抵抗領域の前記第１の半導体膜
を選択酸化し酸化膜を形成する工程と、前記エミッタ領
域及びコレクタ領域の前記酸化防止膜をエツチングする
工程と、前記エミッタ領域及びコレクタ領域に第２の半
導体膜を形成する工程を備え、超高速バイポーラトラン
ジスタと抵抗体が一体化形成されることを特徴とする。

作　　用 本発明は上記構成により、次のような作用がもたされる
。

■　グラフトベース領域及び抵抗領域の絶縁被膜を同時
にエツチングすることＫよって、同一の半導体膜でグラ
フトベースの引き出し電極となる半導体膜パターンと抵
抗体となる半導体膜パターンをセルファライン的に形成
することができる。

■　グラフトベース領域の絶縁被膜をエツチングするこ
とによって、エミッタ領域がセルファライン的に決まる
。

■　エミッタ領域上に残存する酸化防止膜をマスクにし
て選択酸化することによって、抵抗体となる第１の半導
体膜パターン表面及びベース引き出し電極となる第１の
半導体膜パターン表面に同時に酸化膜が形成される。こ
のベース引き出し電極となる第１の半導体膜パターン表
面に形成された酸化膜によって、ペース領域とエミッタ
領域が微細間隔で絶縁分離できる。

■　エミッタ領域上の酸化防止膜を選択的にエツチング
することによって、セルファライン的にエミッタ拡散窓
が微細に形成できる。

■　絶縁被膜をフィールド絶縁被膜として用いることが
でき、平坦な表面が得られる。

実施例 以下、本発明の半導体装置の製造方法を具体例に基づい
て説明する。第１図Ａ−Ｉは本発明の実施例の製造工程
を示す。第１図はＮＰＮ形バイポーラトランジスタと抵
抗体の一体化の場合である。

Ｎ＋拡散層２．Ｐ＋拡散層３．Ｎエピタキシャル層４′
及び５ｉ０２膜５の形成されたＰ形の半導体基板（ＳＬ
　　基板）１上に酸化防止膜としての５１３Ｎ４膜６を
形成した後、絶縁被膜としてのＣＶＤ　−Ｓ　１０２膜
７を形成する。その後、トランジスタのグラフトベース
領域８及び抵抗領域９のＣＶ　Ｄ　−３１０２膜７及び
５１３Ｎ４膜６をエツチングする（第１図）。

次に、全面に第１の半導体膜としてのｐｏｌｙｓｉ膜１
ｏを形成する。それから、イオン注入によってグラフト
ベース領域８及び抵抗領域９のｐｏｌｙＳｔ膜１ｏ中に
それぞれ所望のドーズ量だけボロン１１Ａ、１１Ｂを注
入する。このとき、グラフトベース領域及び抵抗領域に
レジストマスクを用いてそれぞれイオン注入するか、あ
るいは、まず抵抗形成のだめのイオン注入をｐ０１７　
Ｓｉ膜１゜全面にした後、グラフトベース領域にのみに
イオン注入を追加して形成しても良い。その後、グラフ
トベース領域８及び抵抗領域９の凹部内のみにレジスト
膜１２を形成する（第２図）。

次に、レジスト膜１２をマスクにしてＣＶ　Ｄ　−Ｓ　
ｔ　０２膜７上のｐｏｌｙ　Ｓｉ膜１ｏをエツチング除
去する。

その後、レジスト膜１２を除去する（第３図）。

このとき、グラフトベース領域８にはボロン（至）１１
Ａが注入されたｐＯ１７Ｓｉ膜１０．抵抗領域９にはボ
ロン１１Ｂが注入されたｐｏｌｙ　Ｓｔ膜１ｏがそれぞ
れ残存する。

次に、エミッタ領域及びコレクタ領域のσ／Ｉ）−Ｓ　
ｉ０２膜７をエツチングする。その後、Ｓｉ３Ｎ４膜６
を選択酸化マスクにしてＳｉＯ２膜１３全１３する（第
４図）。このときグラフトベースの引き出し電極となる
ｐｏｌｙ　Ｓｔ膜１ｏと抵抗となるｐｏｌｙ　Ｓｉ膜１
００表面に３１０２膜１３が同時に形成される。

そして、このときの熱処理によりグラフトベース拡散層
１４が同時に形成される。

次に、Ｓｉ３Ｎ４膜゛６を除去した後、全面に第２の半
導体膜としてのｐｏｌｙ　Ｓｉ膜１５を形成する。

その後、このｐｏｌｙ　Ｓｉ膜１６中に、活性ペース拡
散層形成のだめのボロンイオン注入を行ない、熱処理に
よって活性ペース拡散層となるＰ拡散層１６を形成する
（第５図）。

次に、ｐｏｌｙ　Ｓｉ膜１５中にエミッタ拡散層を形成
するだめの砒素イオン注入を行なった後、Ｓｉ３Ｎ４膜
１７を形成し熱処理によってエミッタ拡散層となる）１
拡散層１８を形成する。

次に、エミッタ領域及びコレクタ領域にｐｏｌｙＳｉ膜
パターン１５及びＳｉ３Ｎ４膜パターン１７を形成した
後（第６図）、選択酸化によってｐｏｌｙｓｉ膜パター
ン１６側面にＳｔ○２膜１９全１９する（第７図）。

次に、Ｓｉ３Ｎ４膜１７を除去した後、ベースコンタク
ト窓２０及び抵抗のコンタクト２１を形成する（第８図
）。

次に、金属配線としてのＡＪ配線２２を行えば、ＮＰＮ
形トランジスタと抵抗体が得られる（第９図）。

なお、上記実施例において絶縁被膜としてＣＶＤ　−３
１０２膜を用いて説明したが、これは光ＣＶ　Ｄ　−５
１０２膜、プラズマ５ｉ０２膜等ｏ絶ｉ性薄膜を用いて
も良い。また、Ｎエピタキシャル層４上に酸化防止膜と
してのＳｉ３Ｎ４膜６を直接形成したが、この間に薄い
Ｓ　１０２膜を形成しておいても良い。

上記実施例においてＮＰＮ形バイポーラトランジスタを
用いて説明したがＮＰＮ形バイポーラトランジスタを同
様な方法で得ることができる。

発明の効果 以上述べてきたように本発明の半導体装置の製造方法に
よれば、次のような効果が得られる。

■　グラフトベース領域と同時に抵抗領域が形成できる
。そして、ペース引き出し電極となるｐｏｌｙ　Ｓｉ膜
と抵抗体となるｐｏｌｙ　Ｓｉ膜を同一のｐｏｌｙ　Ｓ
ｉ膜をセルファライン的にノくターン形成できる。

■　抵抗体をｐｏｌｙ　Ｓｉ膜で形成することによって
、微細化ができ、しかも、抵抗体における容量が低減で
きる。

■　フィールド絶縁膜となるＣ　ＶＤ　−Ｓ　ｉＯ２膜
。

抵抗体となるｐｏｌｙ　Ｓｉ膜上のＳｉＯ２膜及びペー
ス引き出し電極となるｐｏｌｙ　　Ｓｉ膜のＳｉＯ２膜
の表面を平坦に形成できる。

■　グラフトベース領域のＣＶ　Ｄ　−Ｓ　ｉＯ２膜及
び５１３Ｎ４膜をエツチングすることによって、セルフ
ァライン的にグラフトベース拡散層領域。

エミッタ領域及びペース引き出し電極領域を形成できる
。

■　工、ミッタ領域上に残存する５１３Ｎ４膜をマスク
にして選択酸化することによって、セルファライン的に
ペース引き出し電極となる第１のｐｏｌｙ　Ｓｉ膜とエ
ミッタ電極となる第２のｐｏｌｙ　Ｓｉ膜間を微細間隔
で絶縁分離するＳｉＯ２膜を形成することができる。

■　グラフトベース拡散層とエミッタ拡散眉間をマスク
合わせすることなく、セルファライン的に微細間隔で絶
縁分離できる。

以上の如く、本発明はバイポーラトランジスタと抵抗体
が一体化でき、絶縁分離及び微細化によって接合容量の
低減化がはかれ、バイポーラＩＣ。

ＬＳＩの高速、低消費電力化に大きく寄与するものであ
る。

【図面の簡単な説明】

第１図〜第９図は本発明の実施例における製造方法を説
明するための工程図である。 ６．１７・・・・・・Ｓｉ３Ｎ４膜（酸化防止膜）７・
・・・・・ＣＶ　Ｄ　−Ｓ　１０２膜（絶縁被膜）、１
０−−−−−−ｐｏｌｙ　Ｓｉ膜（第１の半導体膜）、
１６・・・・・・ｐｏｌｙ　Ｓｉ膜（第２の半導体膜）
、１３．１９・・・・・・ＳｉＯ２膜。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名ｊ−
−Ｐｌｒ９Ｓｉ＊Ｍ ２−・ｈ９林数４ ３〜・Ｐｔ　令 第３図 第　４　図 第９図　　　　　　ｐ２−ｓＬ

Claims (1)

【特許請求の範囲】
1. 半導体基板上に酸化防止膜及び絶縁被膜を形成する工程
   と、グラフトベース領域及び抵抗領域の前記絶縁被膜及
   び前記酸化防止膜をエッチングする工程と、全面に第１
   の半導体膜を形成する工程と、前記グラフトベース領域
   及び抵抗領域の前記第１の半導体膜中にそれぞれ所望ド
   ーズ量の不純物をイオン注入により注入する工程と、前
   記絶縁被膜上の前記第１の半導体膜をエッチングする工
   程と、エミッタ領域及びコレクタ領域の前記絶縁被膜を
   エッチングする工程と、前記グラフトベース領域及び抵
   抗領域の前記第１の半導体膜を選択酸化し酸化膜を形成
   する工程と、前記エミッタ領域及びコレクタ領域の前記
   酸化防止膜をエッチングする工程と、前記エミッタ領域
   及びコレクタ領域に第２の半導体膜を形成する工程を備
   え、超高速バイポーラトランジスタと抵抗体が一体化形
   成されるようにした半導体装置の製造方法。