JP2762473B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2762473B2 JP2762473B2 JP63208021A JP20802188A JP2762473B2 JP 2762473 B2 JP2762473 B2 JP 2762473B2 JP 63208021 A JP63208021 A JP 63208021A JP 20802188 A JP20802188 A JP 20802188A JP 2762473 B2 JP2762473 B2 JP 2762473B2
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0688—Integrated circuits having a three-dimensional layout
Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は、Si−Cr系の薄膜抵抗体が形成された、特
に半導体集積回路のチップ上に効果的に薄膜抵抗体が集
積形成できるようにする半導体装置の製造方法に関す
る。
に半導体集積回路のチップ上に効果的に薄膜抵抗体が集
積形成できるようにする半導体装置の製造方法に関す
る。
［従来の技術］ 半導体集積回路装置にあっては、半導体基板部に適宜
能動素子を形成すると共に、半導体基板の主表面上に絶
縁層を形成し、この絶縁層上にコンタクトホールを介し
て上記能動素子の端子部に接続されるようにしたAl配線
層を形成するようにしている。この場合、上記絶縁層上
には配線層に適宜接続されるようにして抵抗体が適宜形
成され、能動素子と共に回路装置を構成するようにして
いる。
能動素子を形成すると共に、半導体基板の主表面上に絶
縁層を形成し、この絶縁層上にコンタクトホールを介し
て上記能動素子の端子部に接続されるようにしたAl配線
層を形成するようにしている。この場合、上記絶縁層上
には配線層に適宜接続されるようにして抵抗体が適宜形
成され、能動素子と共に回路装置を構成するようにして
いる。
この抵抗体としては、従来よりSi−Cr系薄膜抵抗体
が、シート抵抗が高く且つ抵抗の温度係数（TCR）が小
さいものであるため多く使用されるもので、特に集積度
の高いLSIやICに集積する薄膜抵抗として用いられてい
る。
が、シート抵抗が高く且つ抵抗の温度係数（TCR）が小
さいものであるため多く使用されるもので、特に集積度
の高いLSIやICに集積する薄膜抵抗として用いられてい
る。
しかし、集積度の高いLSI等を構成する場合、配線層
としてAl−Siが用いられるようになり、Si−Cr系薄膜抵
抗体層とAl−Si配線層とが積層された状態で、ドライエ
ッチングによるAl−Si配線のSiを除去する工程におい
て、Si−Cr系薄膜までもエッチングされるようになり、
薄膜抵抗体層を正確に形成することが困難となる。
としてAl−Siが用いられるようになり、Si−Cr系薄膜抵
抗体層とAl−Si配線層とが積層された状態で、ドライエ
ッチングによるAl−Si配線のSiを除去する工程におい
て、Si−Cr系薄膜までもエッチングされるようになり、
薄膜抵抗体層を正確に形成することが困難となる。
［発明が解決しようとする課題］ この発明は上記のような点に鑑みなされたもので、集
積度が効果的に向上されるように、Si−Cr系薄膜抵抗体
を構成することができるようにするものであり、特にAl
−SiあるいはAl−Si−Cu等の合金配線を用いた集積回路
装置において、Si−Cr系薄膜抵抗体が安定した状態で集
積化できるようにした半導体装置の製造方法を提供しよ
うとするものである。
積度が効果的に向上されるように、Si−Cr系薄膜抵抗体
を構成することができるようにするものであり、特にAl
−SiあるいはAl−Si−Cu等の合金配線を用いた集積回路
装置において、Si−Cr系薄膜抵抗体が安定した状態で集
積化できるようにした半導体装置の製造方法を提供しよ
うとするものである。
［課題を解決するための手段］ この発明に係る半導体装置の製造方法は、半導体基板
の主表面上に形成した絶縁層上に、Si−Cr系薄膜抵抗体
層を形成し、前記絶縁膜上に薄膜抵抗体層の上部を被覆
するようにSiを含むAl層を形成して、このAl層をパター
ニングして、前記薄膜抵抗体層のターミナル部へ接続さ
れるAl−Si系配線層を形成する。そして、このAl−Si系
配線層を形成する工程は、Si−Cr系薄膜抵抗体層の上部
のAl層をウエットエッチングによって除去する工程を含
み、さらにAl−Si系配線層を形成する工程の後に、ウエ
ットエッチングにおいて析出されたAl層のSiをエッチン
グ除去し、またAl層を形成する工程の前に、Si−Cr系薄
膜抵抗体層に重ねて、析出されたAl層のSiをエッチング
除去する工程のときに薄膜抵抗体層とエッチング選択比
のとれるバリア層を形成するもので、ターミナル部にお
いてのみ、前記Al−Si系配線層と前記薄膜抵抗体層とが
電気的に接続されるようにしたものである。
の主表面上に形成した絶縁層上に、Si−Cr系薄膜抵抗体
層を形成し、前記絶縁膜上に薄膜抵抗体層の上部を被覆
するようにSiを含むAl層を形成して、このAl層をパター
ニングして、前記薄膜抵抗体層のターミナル部へ接続さ
れるAl−Si系配線層を形成する。そして、このAl−Si系
配線層を形成する工程は、Si−Cr系薄膜抵抗体層の上部
のAl層をウエットエッチングによって除去する工程を含
み、さらにAl−Si系配線層を形成する工程の後に、ウエ
ットエッチングにおいて析出されたAl層のSiをエッチン
グ除去し、またAl層を形成する工程の前に、Si−Cr系薄
膜抵抗体層に重ねて、析出されたAl層のSiをエッチング
除去する工程のときに薄膜抵抗体層とエッチング選択比
のとれるバリア層を形成するもので、ターミナル部にお
いてのみ、前記Al−Si系配線層と前記薄膜抵抗体層とが
電気的に接続されるようにしたものである。
［作用］ すなわち、上記のような半導体装置の製造方法のそれ
ぞれにおいては、Si−Cr系薄膜抵抗体層と直接接触され
る状態でAl−Si合金による配線層が形成され、この配線
層のSiをエッチング除去することがないものであるた
め、このSiのドライエッチング時においてSi−Cr系薄膜
抵抗体までもエッチング除去されることがない。したが
って、ICあるいはLSI等の集積回路装置を構成するに際
して、安定した状態でSi−Cr系薄膜抵抗体が集積できる
ものであり、半導体回路装置の集積度が容易且つ確実に
向上できるようになるものである。
ぞれにおいては、Si−Cr系薄膜抵抗体層と直接接触され
る状態でAl−Si合金による配線層が形成され、この配線
層のSiをエッチング除去することがないものであるた
め、このSiのドライエッチング時においてSi−Cr系薄膜
抵抗体までもエッチング除去されることがない。したが
って、ICあるいはLSI等の集積回路装置を構成するに際
して、安定した状態でSi−Cr系薄膜抵抗体が集積できる
ものであり、半導体回路装置の集積度が容易且つ確実に
向上できるようになるものである。
［発明の実施例］ 以下、図面を参照してこの発明の一実施例を説明す
る。まず第１図に示されるようになP-1型の半導体基板
１の主表面に、500Åの酸化膜を形成し、その後LPCVD法
によって窒化シリコン膜を900Åの厚さで形成する。こ
の窒化シリコン膜の一部は、ホトエッチングにより除去
されるもので、この窒化膜の除去部分にイオン注入法を
用いてボロン原子を注入し、Ｐチャンネルストッパ12を
形成する。このようにボロン原子が注入されたならば、
拡散炉を用いて酸化雰囲気中で酸化して、9000Åのフィ
ールド酸化膜13を形成する。
る。まず第１図に示されるようになP-1型の半導体基板
１の主表面に、500Åの酸化膜を形成し、その後LPCVD法
によって窒化シリコン膜を900Åの厚さで形成する。こ
の窒化シリコン膜の一部は、ホトエッチングにより除去
されるもので、この窒化膜の除去部分にイオン注入法を
用いてボロン原子を注入し、Ｐチャンネルストッパ12を
形成する。このようにボロン原子が注入されたならば、
拡散炉を用いて酸化雰囲気中で酸化して、9000Åのフィ
ールド酸化膜13を形成する。
このようにしてフィールド酸化膜13が形成されたなら
ば、この酸化膜13部分を除いて存在する窒化シリコン
膜、およびその下層の500Åの酸化物を除去し、その後H
Cl酸化法によってその除去部分を酸化してゲート酸化膜
14を形成する。
ば、この酸化膜13部分を除いて存在する窒化シリコン
膜、およびその下層の500Åの酸化物を除去し、その後H
Cl酸化法によってその除去部分を酸化してゲート酸化膜
14を形成する。
次に、LPCVD法により上記ゲート酸化膜上に4000Åの
厚さでポリシリコン膜を形成し、1000℃の拡散炉でPOCl
3を用いた気相拡散によって、ポリシリコン膜中にリン
を拡散する。そして、Ｎ型低抵抗ポリシリコン膜を形成
し、ホトエッチングによりMOSトランジスタのゲート電
極15を形成する。
厚さでポリシリコン膜を形成し、1000℃の拡散炉でPOCl
3を用いた気相拡散によって、ポリシリコン膜中にリン
を拡散する。そして、Ｎ型低抵抗ポリシリコン膜を形成
し、ホトエッチングによりMOSトランジスタのゲート電
極15を形成する。
このようにゲート電極15が形成されたならば、この電
極15をストッパとしてセルフアライメント方式でイオン
注入し、半導体基板11の表面部にN+型のソース16および
ドレイン17を形成する。そして、上記ゲート電極15を含
む酸化膜13および14上に、BPSGによる絶縁膜18をCVD法
により形成し、N2雰囲気中で900℃でリフローする。
極15をストッパとしてセルフアライメント方式でイオン
注入し、半導体基板11の表面部にN+型のソース16および
ドレイン17を形成する。そして、上記ゲート電極15を含
む酸化膜13および14上に、BPSGによる絶縁膜18をCVD法
により形成し、N2雰囲気中で900℃でリフローする。
このようにBPSGリフローによる縁膜18が形成されたな
らば、この絶縁膜18上にスパッタ法を用いてSi−Cr膜を
200Åの厚さで形成し、その後HF系のエッチング液を用
いたホトエッチングにより所定の形状のSi−Cr系薄膜抵
抗体層19を形成する。薄膜抵抗体層19が形成されたなら
ば、これを500℃のO2雰囲気中でこの薄膜抵抗体層19を
酸化し、その表面にSi−Ｏ結合を含んだ酸化膜層20を、
バリア層として約50Åの厚さに形成し、薄膜抵抗体層19
との積層構造とする。
らば、この絶縁膜18上にスパッタ法を用いてSi−Cr膜を
200Åの厚さで形成し、その後HF系のエッチング液を用
いたホトエッチングにより所定の形状のSi−Cr系薄膜抵
抗体層19を形成する。薄膜抵抗体層19が形成されたなら
ば、これを500℃のO2雰囲気中でこの薄膜抵抗体層19を
酸化し、その表面にSi−Ｏ結合を含んだ酸化膜層20を、
バリア層として約50Åの厚さに形成し、薄膜抵抗体層19
との積層構造とする。
次に、第２図で示すようソース16およびドレイン17部
に対応して絶縁膜18にコンタクトホールを形成し、Al−
Si合金材料による配線層21を形成する。この配線層21
は、Al−Si薄膜をエッチングすることにより所定の形状
とされるもので、その後CF4−O2ガスを用いたドライエ
ッチングによって30秒処理し、上記Al−Si中のSiを除去
する。
に対応して絶縁膜18にコンタクトホールを形成し、Al−
Si合金材料による配線層21を形成する。この配線層21
は、Al−Si薄膜をエッチングすることにより所定の形状
とされるもので、その後CF4−O2ガスを用いたドライエ
ッチングによって30秒処理し、上記Al−Si中のSiを除去
する。
このドライエッチングに際して、上記Si−Cr薄膜抵抗
体層19は、薄いバリア層とされる酸化膜層20によって覆
われているため、エッチングされない。
体層19は、薄いバリア層とされる酸化膜層20によって覆
われているため、エッチングされない。
このようにAl−Si薄膜による配線層21が形成されたな
らば、Alシンターすると、Al配線層21とSi−Cr薄膜抵抗
体層19との接触部分の薄い酸化膜層20はAlによって還元
され、相互に電気的な導通状態が設定されるようにな
り、薄膜抵抗体層19に配線層が接続された状態とされ
る。すなわち、Si−Cr薄膜抵抗体が集積したAl−Si配線
を有するMOSLSIが構成されるようになる。
らば、Alシンターすると、Al配線層21とSi−Cr薄膜抵抗
体層19との接触部分の薄い酸化膜層20はAlによって還元
され、相互に電気的な導通状態が設定されるようにな
り、薄膜抵抗体層19に配線層が接続された状態とされ
る。すなわち、Si−Cr薄膜抵抗体が集積したAl−Si配線
を有するMOSLSIが構成されるようになる。
次に上記実施例を変形した他の実施例を、その製造過
程にしたがって説明する。まず、第１図で説明したと同
様にして、第３図で示すようにＰチャンネルストッパ1
2、フィールド酸化膜13、さらにゲート酸化膜14を形成
し、ゲート酸化膜13部分に対応してゲート電極15を形成
し、これらの上側を絶縁膜18で覆う。そして、この絶縁
膜18上にSi−Cr薄膜抵抗体層19を形成するものであり、
この薄膜抵抗体層19の上には、2000Åの厚さで純Alの薄
膜層25をバリア層として形成する。上記ゲート酸化膜14
部分の半導体基板11の表面部には、ソース16およびドレ
イン17が形成されている。
程にしたがって説明する。まず、第１図で説明したと同
様にして、第３図で示すようにＰチャンネルストッパ1
2、フィールド酸化膜13、さらにゲート酸化膜14を形成
し、ゲート酸化膜13部分に対応してゲート電極15を形成
し、これらの上側を絶縁膜18で覆う。そして、この絶縁
膜18上にSi−Cr薄膜抵抗体層19を形成するものであり、
この薄膜抵抗体層19の上には、2000Åの厚さで純Alの薄
膜層25をバリア層として形成する。上記ゲート酸化膜14
部分の半導体基板11の表面部には、ソース16およびドレ
イン17が形成されている。
次に第４図で示すようにソース16およびドレイン17に
それぞれ対応して絶縁膜18にコンタクトホールを形成
し、その後Al−Si合金による金属薄膜26を1000Åの厚さ
でスパッタ法により形成し、さらに第５図で示すように
ホトエッチング技術を用いてこの薄膜26をエッチングし
て、Al配線層21が形成されるようにする。このように配
線層21が形成されたならば、この配線層21を構成するAl
−Si中のSiを除去するためのSiエッチングを行ない、最
後に薄膜抵抗体層19上に残って露出された状態となって
いる純Alの薄膜層25をウエットエッチングにより除去す
る。その後Alシンターすることによって、Si−Cr薄膜抵
抗体を集積したAl−Si配線のMOSLSIが得られるようにな
る。
それぞれ対応して絶縁膜18にコンタクトホールを形成
し、その後Al−Si合金による金属薄膜26を1000Åの厚さ
でスパッタ法により形成し、さらに第５図で示すように
ホトエッチング技術を用いてこの薄膜26をエッチングし
て、Al配線層21が形成されるようにする。このように配
線層21が形成されたならば、この配線層21を構成するAl
−Si中のSiを除去するためのSiエッチングを行ない、最
後に薄膜抵抗体層19上に残って露出された状態となって
いる純Alの薄膜層25をウエットエッチングにより除去す
る。その後Alシンターすることによって、Si−Cr薄膜抵
抗体を集積したAl−Si配線のMOSLSIが得られるようにな
る。
このような方法によれば、Siエッチング時に純Alの薄
膜25がバリアとされるバッファ層となるものであり、し
たがって上記薄膜抵抗体の層をエッチングすることな
く、安定してAl合金による配線を用いたLSIにSi−Cr薄
膜抵抗体を集積化することができる。
膜25がバリアとされるバッファ層となるものであり、し
たがって上記薄膜抵抗体の層をエッチングすることな
く、安定してAl合金による配線を用いたLSIにSi−Cr薄
膜抵抗体を集積化することができる。
上記第１および第２の実施例にあっては、Si−Cr系薄
膜抵抗体層19の上に、この薄膜抵抗体層19とエッチング
選択比のとれる薄膜として、酸化膜20あるいは純Al薄膜
25を形成するようにしたが、その他TiWの薄膜を形成す
るようにしてもよい。
膜抵抗体層19の上に、この薄膜抵抗体層19とエッチング
選択比のとれる薄膜として、酸化膜20あるいは純Al薄膜
25を形成するようにしたが、その他TiWの薄膜を形成す
るようにしてもよい。
このような方法でSi−Cr系薄膜抵抗体を集積化するよ
うにすると、特にマスク数を増加させることなく、Al−
Si配線を用いるときに必要とされるSiエッチングに際し
て、酸化膜、純Al薄膜、あるいはTiW薄膜がバリア層と
なり、薄膜抵抗体層19がエッチングされることがない。
したがって、安定したAl合金配線を用いたLSIに対し
て、Si−Cr系薄膜抵抗体が集積化することができるよう
になるものである。
うにすると、特にマスク数を増加させることなく、Al−
Si配線を用いるときに必要とされるSiエッチングに際し
て、酸化膜、純Al薄膜、あるいはTiW薄膜がバリア層と
なり、薄膜抵抗体層19がエッチングされることがない。
したがって、安定したAl合金配線を用いたLSIに対し
て、Si−Cr系薄膜抵抗体が集積化することができるよう
になるものである。
Al−Si合金による配線層21の中のSiは、Al配線をウエ
ットエッチングすると１μｍ程度のSiの粒状（Siノジュ
ール）として、エッチング後の基板表面に折出され、こ
れはCF4系のドライエッチングにより除去できる。CF4系
のドライエッチングでは、Si、Si3N4のエッチング速度
が速く、SiO2、Al、TiW等ではエッチング速度が遅いも
のであるため、これらはバリアメタルとして使用でき
る。
ットエッチングすると１μｍ程度のSiの粒状（Siノジュ
ール）として、エッチング後の基板表面に折出され、こ
れはCF4系のドライエッチングにより除去できる。CF4系
のドライエッチングでは、Si、Si3N4のエッチング速度
が速く、SiO2、Al、TiW等ではエッチング速度が遅いも
のであるため、これらはバリアメタルとして使用でき
る。
第６図乃至第11図は、さらに他の実施例を製造過程に
したがって示すもので、まず第６図に示されるようにP-
型半導体基板11のチャンネルストッパ形成領域に、イオ
ン注入法を用いてボロン原子を注入し、Ｐ型チャンネル
ストッパ12を形成する。そして、半導体基板11の主表面
上に、LOCOS酸化法によってフィールド酸化膜13を形成
し、さらにHCl酸化法によって能動素子領域に対応して
ゲート酸化膜14を形成する。
したがって示すもので、まず第６図に示されるようにP-
型半導体基板11のチャンネルストッパ形成領域に、イオ
ン注入法を用いてボロン原子を注入し、Ｐ型チャンネル
ストッパ12を形成する。そして、半導体基板11の主表面
上に、LOCOS酸化法によってフィールド酸化膜13を形成
し、さらにHCl酸化法によって能動素子領域に対応して
ゲート酸化膜14を形成する。
次に、LPCVD法により4000Åの厚さでポリシリコン膜
を形成し、1000℃の拡散炉においてPOClを用いた気相拡
散によって、ポリシリコン中にリンを拡散してＮ型低抵
抗ポリシリコン層を形成する。そして、これをホトエッ
チングによりエッチングすることにより、第７図に示す
ようにMOSトランジスタのゲート電極15を形成する。
を形成し、1000℃の拡散炉においてPOClを用いた気相拡
散によって、ポリシリコン中にリンを拡散してＮ型低抵
抗ポリシリコン層を形成する。そして、これをホトエッ
チングによりエッチングすることにより、第７図に示す
ようにMOSトランジスタのゲート電極15を形成する。
このようにポリシリコンによるゲート電極15が形成さ
れたならば、このゲート電極15をストッパとしたセルフ
アライメント方式によって、イオンを注入する。このイ
オン注入によってN+型のソース16およびドレイン17が形
成されるもので、その後BPSG膜をCVD法により形成し、9
00℃のN2中でリフローすることにより絶縁膜18を形成す
る。
れたならば、このゲート電極15をストッパとしたセルフ
アライメント方式によって、イオンを注入する。このイ
オン注入によってN+型のソース16およびドレイン17が形
成されるもので、その後BPSG膜をCVD法により形成し、9
00℃のN2中でリフローすることにより絶縁膜18を形成す
る。
このように絶縁膜18が形成されたならば、第８図に示
すようにソース16およびドレイン17の形成領域に対応し
てコンタクトホールを形成し、スパッタ法を用いて１％
のシリコンを含んだAl金属層を形成し、ホトエッチング
によってエッチングすることによって、第１の配線層41
を形成する。
すようにソース16およびドレイン17の形成領域に対応し
てコンタクトホールを形成し、スパッタ法を用いて１％
のシリコンを含んだAl金属層を形成し、ホトエッチング
によってエッチングすることによって、第１の配線層41
を形成する。
このように第１の配線層41が形成されたならば、第９
図に示すようにプラズマCVD法を用いて、１μｍの厚さ
で層間パッシベーション膜42を形成するもので、この層
間パッシベーション膜42には第１の配線層41に至るスル
ーホール43を形成する。
図に示すようにプラズマCVD法を用いて、１μｍの厚さ
で層間パッシベーション膜42を形成するもので、この層
間パッシベーション膜42には第１の配線層41に至るスル
ーホール43を形成する。
次に、第10図で示すようにスパッタ法を用いて、200
Åの厚さでSi−Cr系薄膜抵抗層19を、上記スルーホール
43部を含み層間パッシベーション膜42上に形成し、さら
に薄膜抵抗体層19の上に純Alによる第２の配線層44を連
続スパッタにより形成する。
Åの厚さでSi−Cr系薄膜抵抗層19を、上記スルーホール
43部を含み層間パッシベーション膜42上に形成し、さら
に薄膜抵抗体層19の上に純Alによる第２の配線層44を連
続スパッタにより形成する。
そして、第11図に示すように配線パターンを用いたホ
トエッチング工程により配線領域以外のAlをリン酸系エ
ッチング液によって除去して第２の配線層44が完成され
る。その後Si−Cr薄膜抵抗体層19のパターンを用いたホ
トエッチングによって、フッ酸系エッチング液を用いて
露出している薄膜抵抗体層の中で、抵抗体として使用し
ない部分を除去する。
トエッチング工程により配線領域以外のAlをリン酸系エ
ッチング液によって除去して第２の配線層44が完成され
る。その後Si−Cr薄膜抵抗体層19のパターンを用いたホ
トエッチングによって、フッ酸系エッチング液を用いて
露出している薄膜抵抗体層の中で、抵抗体として使用し
ない部分を除去する。
その後、さらに450℃で30分間Alシンターを行なうこ
とにより、Ａ部分にMOSトランジスタを、Ｂ部にSi−Cr
薄膜抵抗体をそれぞれ形成するようにした２層配線のLS
Iが形成されるようになる。
とにより、Ａ部分にMOSトランジスタを、Ｂ部にSi−Cr
薄膜抵抗体をそれぞれ形成するようにした２層配線のLS
Iが形成されるようになる。
このような製造方法によると、Al配線層を用いるLSI
において、第２層の配線層に、Siが少なくとも１％を越
えることのない純Alを用いることによって、ホトエッチ
ング工程を１回追加するのみで、Si−Cr系薄膜抵抗体に
損傷を与えることなく、安定した状態でSi−Cr系薄膜抵
抗体を集積化したMOSLSIが構成できるものである。
において、第２層の配線層に、Siが少なくとも１％を越
えることのない純Alを用いることによって、ホトエッチ
ング工程を１回追加するのみで、Si−Cr系薄膜抵抗体に
損傷を与えることなく、安定した状態でSi−Cr系薄膜抵
抗体を集積化したMOSLSIが構成できるものである。
ここで、第２層のAl配線層44を構成するAlに、Siが１
％以上含有された状態となると、室温では固溶できない
過剰Siが、Siノジュールとして折出される。このため、
CF4系を用いたドライエッチングでこれを除去する必要
があり、Al−Si合金による配線をSi−Cr系薄膜抵抗体の
電極材料として用いることができなくなる。
％以上含有された状態となると、室温では固溶できない
過剰Siが、Siノジュールとして折出される。このため、
CF4系を用いたドライエッチングでこれを除去する必要
があり、Al−Si合金による配線をSi−Cr系薄膜抵抗体の
電極材料として用いることができなくなる。
［発明の効果］ 以上のようにこの発明に係る半導体装置の製造方法に
よれば、シート抵抗が高く且つ抵抗の温度係数が小さい
性質を有するSi−Cr系薄膜抵抗体を、安定した状態でIC
やLSIに集積化できるものであり、この場合Al−Si合金
による配線を用いるようにしても、この配線の処理時に
上記薄膜抵抗体に対して損傷を与えることがないもので
ある。すなわち、Al配線を用いたCMOSLSI、バイポーラL
SI、インテリジェントパワーIC、BICMOSLSI等の全ての
デバイスに対して、効果的にSi−Cr系薄膜抵抗体を集積
化することができるようになるものである。
よれば、シート抵抗が高く且つ抵抗の温度係数が小さい
性質を有するSi−Cr系薄膜抵抗体を、安定した状態でIC
やLSIに集積化できるものであり、この場合Al−Si合金
による配線を用いるようにしても、この配線の処理時に
上記薄膜抵抗体に対して損傷を与えることがないもので
ある。すなわち、Al配線を用いたCMOSLSI、バイポーラL
SI、インテリジェントパワーIC、BICMOSLSI等の全ての
デバイスに対して、効果的にSi−Cr系薄膜抵抗体を集積
化することができるようになるものである。
第１図および第２図はこの発明の一実施例に係る半導体
装置の製造方法を順次説明するための断面構成図、第３
図乃至第５図はこの発明の他の実施例の製造過程を順次
説明するための断面構成図、第６図乃至第11図はさらに
他の実施例の製造過程を順次説明する断面構成図であ
る。 11……半導体基板、12……Ｐ型チャンネルストッパ、13
……フィールド酸化膜、14……ゲート酸化膜、15……ゲ
ート電極、18……絶縁膜、19……薄膜抵抗体層（Si−C
r）、20……酸化膜、21、41……Al−Si配線層、25……
純Al薄膜層、42……層間パッシベーション膜、44……配
線層（純Al）。
装置の製造方法を順次説明するための断面構成図、第３
図乃至第５図はこの発明の他の実施例の製造過程を順次
説明するための断面構成図、第６図乃至第11図はさらに
他の実施例の製造過程を順次説明する断面構成図であ
る。 11……半導体基板、12……Ｐ型チャンネルストッパ、13
……フィールド酸化膜、14……ゲート酸化膜、15……ゲ
ート電極、18……絶縁膜、19……薄膜抵抗体層（Si−C
r）、20……酸化膜、21、41……Al−Si配線層、25……
純Al薄膜層、42……層間パッシベーション膜、44……配
線層（純Al）。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/3205 H01L 21/3213 H01L 21/768 H01L 21/822 H01L 27/04
Claims (9)
- 【請求項１】半導体基板の主表面上に絶縁層を形成する
工程と、 前記絶縁層上に、Si−Cr系薄膜抵抗体層を形成する工程
と、 前記薄膜抵抗体層の上部を被覆するように前記絶縁膜上
にSiを含むAl層を形成する工程と、 このAl層をパターニングして、前記薄膜抵抗体層のター
ミナル部へ接続されるAl−Si系配線層を形成する工程と
を含み、 このAl−Si系配線層を形成する工程は、前記Si−Cr系薄
膜抵抗体層の上部の前記Al層をウエットエッチングによ
って除去する工程を含むものであって、 さらに、前記Al−Si系配線層を形成する工程の後に、前
記ウエットエッチングにおいて析出された前記Al層のSi
をエッチング除去する工程と、 前記Al層を形成する工程の前に、前記Si−Cr系薄膜抵抗
体層に重ねて、前記析出された前記Al層のSiをエッチン
グ除去する工程のときに前記薄膜抵抗体層とエッチング
選択比のとれるバリア層を形成する工程とを具備し、 前記ターミナル部においてのみ、前記Al−Si系配線層と
前記薄膜抵抗体層とが電気的に接続されるようにするこ
とを特徴とする半導体装置の製造方法。 - 【請求項２】前記薄膜抵抗体層に重ねて形成されるバリ
ア層は、前記薄膜抵抗体層を酸化した酸化膜層によって
構成され、前記エッチング工程によって配線層のSiを除
去した後にAlシンターを行ない、前記配線層と薄膜抵抗
体層との間の前記酸化膜層はAlによって還元され、配線
層と薄膜抵抗体層との間の電気的導通状態が設定される
ようにしたことを特徴とする特許請求の範囲第１項記載
の半導体装置の製造方法。 - 【請求項３】前記バリア層は薄膜金属層であり、前記析
出されたAl層のSiをエッチング除去する工程後に、前記
Si−Cr系薄膜抵抗体層上に露出される状態で残った前記
金属層からなるバリア層をエッチング除去する工程を含
むことを特徴とする特許請求の範囲第１項記載の半導体
装置の製造方法。 - 【請求項４】前記バリア層である前記薄膜金属層は純Al
であり、前記Si−Cr系薄膜抵抗体層上に露出される状態
で残った純Alをエッチング除去した後、Alシンターを行
なうことを特徴とする特許請求の範囲第３項記載の半導
体装置の製造方法。 - 【請求項５】前記バリア層である前記薄膜金属層はTiW
であり、前記Si−Cr系薄膜抵抗体層上に露出される状態
で残ったTiWをエッチング除去するようにしたことを特
徴とする特許請求の範囲第３項記載の半導体装置の製造
方法。 - 【請求項６】前記バリア層をエッチング除去する工程
は、ウエットエッチングであることを特徴とする特許請
求の範囲第３項ないし第５項のいずれかに記載の半導体
装置の製造方法。 - 【請求項７】前記析出された前記Al層のSiをエッチング
除去する工程はドライエッチングであることを特徴とす
る特許請求の範囲第１項ないし第６項のいずれかに記載
の半導体装置の製造方法。 - 【請求項８】前記半導体基板には能動素子領域が形成さ
れるものであって、前記Al層を形成する工程は前記絶縁
層にコンタクトホールが形成された状態で行なわれるこ
とを特徴とする特許請求の範囲第１項ないし第７項のい
ずれかに記載の半導体装置の製造方法。 - 【請求項９】能動素子領域の形成された半導体基板上に
絶縁層を形成する工程と、 この絶縁層上に、上記能動領域の素子ターミナル部にコ
ンタクトホールを介して電気的に接続されるようにした
Siを１％以上含むAl−Siでなる第１の配線層を形成する
工程と、 この第１の配線層部を含む前記配線層上に、前記配線層
を一部露出させるコンタクトホールを形成した層間絶縁
層を形成する工程と、 この層間絶縁層上に、この層間絶縁層に形成したコンタ
クトホール部を含む状態で、Si−Cr系薄膜抵抗体層を形
成する工程と、 この薄膜抵抗体層を含みSiを１％以上含まないAl−Siま
たは純Alからなる第２の配線層を形成する工程とを具備
し、 この第２の配線層の一部を除去し、前記層間絶縁層上の
Si−Cr系薄膜抵抗体層のみによる薄膜抵抗が形成される
ようにしたことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63208021A JP2762473B2 (ja) | 1988-08-24 | 1988-08-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63208021A JP2762473B2 (ja) | 1988-08-24 | 1988-08-24 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0258259A JPH0258259A (ja) | 1990-02-27 |
| JP2762473B2 true JP2762473B2 (ja) | 1998-06-04 |
Family
ID=16549362
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63208021A Expired - Fee Related JP2762473B2 (ja) | 1988-08-24 | 1988-08-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2762473B2 (ja) |
Families Citing this family (6)
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|---|---|---|---|---|
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| JP2932940B2 (ja) * | 1994-06-08 | 1999-08-09 | 株式会社デンソー | 薄膜抵抗体を有する半導体装置の製造方法 |
| US6242792B1 (en) | 1996-07-02 | 2001-06-05 | Denso Corporation | Semiconductor device having oblique portion as reflection |
| JP3374680B2 (ja) | 1996-11-06 | 2003-02-10 | 株式会社デンソー | 半導体装置の製造方法 |
| US6770564B1 (en) | 1998-07-29 | 2004-08-03 | Denso Corporation | Method of etching metallic thin film on thin film resistor |
| JP4075228B2 (ja) | 1998-09-09 | 2008-04-16 | 株式会社デンソー | 半導体装置の製造方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55125645A (en) * | 1979-03-20 | 1980-09-27 | Toshiba Corp | Production of semiconductor device |
| JPS58105562A (ja) * | 1981-12-17 | 1983-06-23 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| JPH0714032B2 (ja) * | 1984-10-29 | 1995-02-15 | 日本電気株式会社 | 薄膜抵抗の製造方法 |
| JPS61198651A (ja) * | 1985-02-27 | 1986-09-03 | Nec Corp | 半導体集積回路装置 |
| JPS6354749A (ja) * | 1986-08-26 | 1988-03-09 | Toshiba Corp | 薄膜回路の接続方法 |
-
1988
- 1988-08-24 JP JP63208021A patent/JP2762473B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0258259A (ja) | 1990-02-27 |
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Legal Events
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