JPH0258259A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0688—Integrated circuits having a three-dimensional layout
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、Ｓｉ −Ｃｒ系の薄膜抵抗体が形成された
、特に半導体集積回路のチップ上に効果的に薄膜抵抗体
が集積形成できるようにする半導体装置の製造方法に関
する。
、特に半導体集積回路のチップ上に効果的に薄膜抵抗体
が集積形成できるようにする半導体装置の製造方法に関
する。
［従来の技術］
半導体集積回路装置にあっては、半導体基板部に適宜能
動素子を形成すると共に、半導体基板の主表面上に絶縁
層を形成し、この絶縁層上にコンタクトホールを介して
上記能動素子の端子部に接続されるようにしたＡｌ配線
層を形成するようにしている。この場合、上記絶縁層上
には配線層に適宜接続されるようにして抵抗体が適宜形
成され、能動素子と共に回路装置を構成するようにして
いる。
動素子を形成すると共に、半導体基板の主表面上に絶縁
層を形成し、この絶縁層上にコンタクトホールを介して
上記能動素子の端子部に接続されるようにしたＡｌ配線
層を形成するようにしている。この場合、上記絶縁層上
には配線層に適宜接続されるようにして抵抗体が適宜形
成され、能動素子と共に回路装置を構成するようにして
いる。
この抵抗体としては、従来よりＳｉ−Ｃｒ系薄膜抵抗体
が、シート抵抗が高く且つ抵抗の温度係数（ＴＣＲ）が
小さいものであるため多く使用されるもので、特に集積
度の高いＬＳＩやＩＣに集積する薄膜抵抗として用いら
れている。
が、シート抵抗が高く且つ抵抗の温度係数（ＴＣＲ）が
小さいものであるため多く使用されるもので、特に集積
度の高いＬＳＩやＩＣに集積する薄膜抵抗として用いら
れている。
しかし、集積度の高いＬＳＩ等を構成する場合、配線層
としてＡｌ−５Ｌが用いられるようになり、Ｓｉ−Ｃｒ
系薄膜抵抗体層と１−３ｌ配線層とが積層された状態で
、ドライエツチングによるＡｌ−Ｓｉ配線のＳｉを除去
する工程において、５Ｉ−Ｃｒ系薄膜までもエツチング
されるようになり、薄膜抵抗体層を正確に形成すること
が困難となる。
としてＡｌ−５Ｌが用いられるようになり、Ｓｉ−Ｃｒ
系薄膜抵抗体層と１−３ｌ配線層とが積層された状態で
、ドライエツチングによるＡｌ−Ｓｉ配線のＳｉを除去
する工程において、５Ｉ−Ｃｒ系薄膜までもエツチング
されるようになり、薄膜抵抗体層を正確に形成すること
が困難となる。
［発明が解決しようとする課題］
この発明は上記のような点に鑑みなされたもので、集積
度が効果的に向上されるように、５ｉＣｒ系薄膜抵抗体
を構成することができるようにするものであり、特にＡ
Ｊ７−５ｉあるいはＡ、Ｑ−５ｉ−Ｃｕ等の合金配線を
用いた集積回路装置において、Ｓｉ−Ｃｒ系薄膜抵抗体
が安定した状態で集積化できるようにした半導体装置の
製造方法を提供しようとするものである。
度が効果的に向上されるように、５ｉＣｒ系薄膜抵抗体
を構成することができるようにするものであり、特にＡ
Ｊ７−５ｉあるいはＡ、Ｑ−５ｉ−Ｃｕ等の合金配線を
用いた集積回路装置において、Ｓｉ−Ｃｒ系薄膜抵抗体
が安定した状態で集積化できるようにした半導体装置の
製造方法を提供しようとするものである。
［課題を解決するための手段］
まず第１の発明に係る半導体装置にあっては、能動素子
領域を有する半導体基板の主表面上に絶縁層を形成する
と共に、この絶縁層上に５ＩＣｒ系薄膜抵抗体層および
この抵抗体層とエツチング選択比のとれる酸化膜あるい
は純Ａｌによる薄膜を積層形成し、これに一部ｍなるよ
うにしてＡＪ−５Ｉ合金による配線層を形成する。そし
て、この配線層からＳｉをエツチング除去させるように
する。
領域を有する半導体基板の主表面上に絶縁層を形成する
と共に、この絶縁層上に５ＩＣｒ系薄膜抵抗体層および
この抵抗体層とエツチング選択比のとれる酸化膜あるい
は純Ａｌによる薄膜を積層形成し、これに一部ｍなるよ
うにしてＡＪ−５Ｉ合金による配線層を形成する。そし
て、この配線層からＳｉをエツチング除去させるように
する。
また第２の発明にあっては、上記半導体基板主表面に形
成された絶縁層上に高融点金属からなる金属薄膜層を形
成し、この金属薄膜層に一部積層されるようにしてＳｉ
−Ｃｒ系薄膜抵抗体層を形成し、その上を絶縁体層で
覆うようにする。そして、この絶縁体層に上記金属薄膜
層に至るコンタクトホールを形成し、このコンタクトホ
ールを介して電気的に接続されるようにしてｉを含む配
線層を形成させるようにする。
成された絶縁層上に高融点金属からなる金属薄膜層を形
成し、この金属薄膜層に一部積層されるようにしてＳｉ
−Ｃｒ系薄膜抵抗体層を形成し、その上を絶縁体層で
覆うようにする。そして、この絶縁体層に上記金属薄膜
層に至るコンタクトホールを形成し、このコンタクトホ
ールを介して電気的に接続されるようにしてｉを含む配
線層を形成させるようにする。
さらに第３の発明にあっては、半導体基板の主表面上に
形成された絶縁層上に、上記半導体基板に形成された能
動素子に接続されるようにして、例えばＡｌ−１合金か
らなる第１の配線層を形成すると共に、この第１の配線
層上に層間絶縁層を形成し、この層間絶縁層上にコンタ
クトホールを介して上記第１の配線層に接続されるよう
にしてＳｉ−Ｃｒ系薄膜抵抗体を形成する。そして、こ
の薄膜抵抗体を覆うようにしてＳｉを１％以上含まない
Ａｐによる第２の配線層を形成し、この第２の配線層の
一部を除去して上記薄膜抵抗体の層のみの層が形成され
るようにする。
形成された絶縁層上に、上記半導体基板に形成された能
動素子に接続されるようにして、例えばＡｌ−１合金か
らなる第１の配線層を形成すると共に、この第１の配線
層上に層間絶縁層を形成し、この層間絶縁層上にコンタ
クトホールを介して上記第１の配線層に接続されるよう
にしてＳｉ−Ｃｒ系薄膜抵抗体を形成する。そして、こ
の薄膜抵抗体を覆うようにしてＳｉを１％以上含まない
Ａｐによる第２の配線層を形成し、この第２の配線層の
一部を除去して上記薄膜抵抗体の層のみの層が形成され
るようにする。
［作用］
すなわち、上記のような半導体装置の製造方法のそれぞ
れにおいては、５Ｉ−Ｃｒ系薄膜抵抗体層と直接接触さ
れる状態で１−３１合金による配線層が形成され、この
配線層のＳｉをエツチング除去することがないものであ
るため、このＳｉのドライエツチング時において５ｉ−
Ｃｒ系薄膜抵抗体までもエツチング除去されることがな
い。
れにおいては、５Ｉ−Ｃｒ系薄膜抵抗体層と直接接触さ
れる状態で１−３１合金による配線層が形成され、この
配線層のＳｉをエツチング除去することがないものであ
るため、このＳｉのドライエツチング時において５ｉ−
Ｃｒ系薄膜抵抗体までもエツチング除去されることがな
い。
したがって、ＩＣあるいはＬＳＩ等の集積回路装置を構
成するに際して、安定した状態で５ｉＣｒ系薄膜抵抗体
が集積できるものであり、半導体回路装置の集積度が容
易且つ確実に向上できるようになるものである。
成するに際して、安定した状態で５ｉＣｒ系薄膜抵抗体
が集積できるものであり、半導体回路装置の集積度が容
易且つ確実に向上できるようになるものである。
［発明の実施例］
以下、図面を参照してこの発明の一実施例を説明する。
まず第１図に示されるようになＰ−型の半導体基板１１
の主表面に、５００人の酸化膜を形成し、その後ＬＰＣ
ＶＤ法によって窒化シリコン膜を９００人の厚さで形成
する。この窒化シリコン膜の一部は、ホトエツチングに
より除去されるもので、この窒化膜の除去部分にイオン
注入法を用いてボロン原子を注入し、Ｐチャンネルスト
ツバＩ２を形成する。このようにボロン原子が注入され
たならば、拡散炉を用いて酸化雰囲気中で酸化して、９
０００人のフィールド酸化膜１３を形成する。
の主表面に、５００人の酸化膜を形成し、その後ＬＰＣ
ＶＤ法によって窒化シリコン膜を９００人の厚さで形成
する。この窒化シリコン膜の一部は、ホトエツチングに
より除去されるもので、この窒化膜の除去部分にイオン
注入法を用いてボロン原子を注入し、Ｐチャンネルスト
ツバＩ２を形成する。このようにボロン原子が注入され
たならば、拡散炉を用いて酸化雰囲気中で酸化して、９
０００人のフィールド酸化膜１３を形成する。
このようにしてフィールド酸化膜１３が形成されたなら
ば、この酸化膜１３部分を除いて存在する窒化シリコン
膜、およびその下層の５００人の酸化膜を除去し、その
後ＨＣｊｌ酸化法によってその除去部分を酸化してゲー
ト酸化膜１４を形成する。
ば、この酸化膜１３部分を除いて存在する窒化シリコン
膜、およびその下層の５００人の酸化膜を除去し、その
後ＨＣｊｌ酸化法によってその除去部分を酸化してゲー
ト酸化膜１４を形成する。
次に、ＬＰＣＶＤ法により上記ゲート酸化膜上に４００
０人の厚さでポリシリコン膜を形成し、１０００℃の拡
散炉でＰＯＣＩ１３を用いた気相拡散によって、ポリシ
リコン膜中にリンを拡散する。
０人の厚さでポリシリコン膜を形成し、１０００℃の拡
散炉でＰＯＣＩ１３を用いた気相拡散によって、ポリシ
リコン膜中にリンを拡散する。
そして、Ｎ型低抵抗ポリシリコン膜を形成し、ホトエツ
チングによりＭＯＳ、トランジスタのゲート電極１５を
形成する。
チングによりＭＯＳ、トランジスタのゲート電極１５を
形成する。
このようにゲート電極１５が形成されたならば、この電
極１５をストッパとしてセルフアライメント方式でイオ
ン注入し、半導体基板１１の表面部にＮ＋型のソース１
６およびドレイン１７を形成する。
極１５をストッパとしてセルフアライメント方式でイオ
ン注入し、半導体基板１１の表面部にＮ＋型のソース１
６およびドレイン１７を形成する。
そして、上記ゲート電極Ｉ５を含む酸化膜Ｉ３および１
４上に、ＢＰＳＧによる絶縁膜１８をＣＶＤ法により形
成し、Ｎ２雰囲気中で９００℃でリフローする。
４上に、ＢＰＳＧによる絶縁膜１８をＣＶＤ法により形
成し、Ｎ２雰囲気中で９００℃でリフローする。
このようにＢＰＳＧリフローによる絶縁１．１８が形成
されたならば、この絶縁膜１８上にスパッタ法を用いて
Ｓｉ−Ｃｒ膜を２００人の厚さで形成し、そのＩＩ（Ｆ
系のエツチング液を用いたホトエツチングにより所定の
形状のＳｉ−Ｃｒ系薄膜抵抗体層１９を形成する。薄膜
抵抗体層１９が形成されたならば、これを５００℃の０
２雰囲気中でこの薄膜抵抗体層１９を酸化し、その表面
に８１−〇結合を含んだ酸化膜層２０を、約５０人の厚
さに形成し、薄膜抵抗体層１９との積層構造とする。
されたならば、この絶縁膜１８上にスパッタ法を用いて
Ｓｉ−Ｃｒ膜を２００人の厚さで形成し、そのＩＩ（Ｆ
系のエツチング液を用いたホトエツチングにより所定の
形状のＳｉ−Ｃｒ系薄膜抵抗体層１９を形成する。薄膜
抵抗体層１９が形成されたならば、これを５００℃の０
２雰囲気中でこの薄膜抵抗体層１９を酸化し、その表面
に８１−〇結合を含んだ酸化膜層２０を、約５０人の厚
さに形成し、薄膜抵抗体層１９との積層構造とする。
次に、第２図で示すようソースＩ６およびドレイン１７
部に対応して絶縁膜１８にフンタクトホールを形成し、
Ａｌ−３Ｉ合金材料による配線層２１を形成する。この
配ｖＡ層２Ｊは、Ｉｃｌ−Ｓｉ薄膜をエツチングするこ
とにより所定の形状とされるもので、その後ＣＦ４−Ｏ
２ガスを用いたドライエツチングによって３０秒処理し
、上記Ａｌ−Ｓｉ中のＳｉを除去する。
部に対応して絶縁膜１８にフンタクトホールを形成し、
Ａｌ−３Ｉ合金材料による配線層２１を形成する。この
配ｖＡ層２Ｊは、Ｉｃｌ−Ｓｉ薄膜をエツチングするこ
とにより所定の形状とされるもので、その後ＣＦ４−Ｏ
２ガスを用いたドライエツチングによって３０秒処理し
、上記Ａｌ−Ｓｉ中のＳｉを除去する。
このドライエツチングに際して、上記ＳＩ ＣＲ薄膜抵
抗体層１９は、薄い酸化膜層２ｏによって覆われている
ため、エツチングされない。
抗体層１９は、薄い酸化膜層２ｏによって覆われている
ため、エツチングされない。
このようにへΩ−３１薄膜による配線層２１が形成され
たならば、Ａｌシンターすると、Ａｌ配線層２１と５ｆ
−Ｃｒ薄膜抵抗体層Ｉ９との接触部分の薄い酸化膜層２
０はＡｌによって還元され、相互に電気的な導通状態が
設定されるようになり、薄膜抵抗体層１９に配線層が接
続された状態とされる。
たならば、Ａｌシンターすると、Ａｌ配線層２１と５ｆ
−Ｃｒ薄膜抵抗体層Ｉ９との接触部分の薄い酸化膜層２
０はＡｌによって還元され、相互に電気的な導通状態が
設定されるようになり、薄膜抵抗体層１９に配線層が接
続された状態とされる。
すなわち、Ｓｉ−Ｃｒ薄膜抵抗体を集積したＡ、Ｑ−Ｓ
Ｉ配線を有するＭＯ３ＬＳＩが構成されるようになる
。
Ｉ配線を有するＭＯ３ＬＳＩが構成されるようになる
。
次に上記実施例を変形した他の実施例を、その製造過程
にしたがって説明する。まず、第１図で説明したととよ
うようにして、第３図で示すようにＰチャンネルストッ
パ１２、フィールド酸化膜１３、さらにゲート酸化［１
４を形成し、ゲート酸化Ｍ１３部分に対応してゲート電
極１５を形成し、これらの上側を絶縁膜１８で覆う。そ
して、この絶縁膜１８上にＳｉ−Ｃｒ薄膜抵抗体層Ｉ９
を形成するものであり、この薄膜抵抗体層１９の上には
、２０００人の厚さで純Ａｊ７の薄膜層２５を形成する
。上記ゲート酸化膜１４部分の半導体基板１１の表面部
には、ソース］６およびドレイン１７が形成されている
。
にしたがって説明する。まず、第１図で説明したととよ
うようにして、第３図で示すようにＰチャンネルストッ
パ１２、フィールド酸化膜１３、さらにゲート酸化［１
４を形成し、ゲート酸化Ｍ１３部分に対応してゲート電
極１５を形成し、これらの上側を絶縁膜１８で覆う。そ
して、この絶縁膜１８上にＳｉ−Ｃｒ薄膜抵抗体層Ｉ９
を形成するものであり、この薄膜抵抗体層１９の上には
、２０００人の厚さで純Ａｊ７の薄膜層２５を形成する
。上記ゲート酸化膜１４部分の半導体基板１１の表面部
には、ソース］６およびドレイン１７が形成されている
。
次に第４図で示すようにソース１６およびドレイン１７
にそれぞれ対応して絶縁膜１８にフンタクトホールを形
成し、その後Ａｌ−５１合金による金属薄膜２Ｂを１０
００人の厚さでスパッタ法により形成し、さらに第５図
で示すようにホトエツチング技術を用いてこの薄膜２６
をエツチングして、Ａｌ配線層２１が形成されるように
する。このように配線層２１が形成されたならば、この
配線層２１を構成する１−５ｉ中のＳＩを除去するため
の８１エツチングを行ない、最後に薄膜抵抗体層１９上
に残って露出された状態となったいる純Ａρの薄膜層２
５をウェットエツチングにより除去する。その後Ａｌシ
ンターすることによって、Ｓｉ −ＣｒＷＪ膜抵抗体を
集積したＡｌ−５ｉ配線のＭＯ３ＬＳＩが得られるよう
になる。
にそれぞれ対応して絶縁膜１８にフンタクトホールを形
成し、その後Ａｌ−５１合金による金属薄膜２Ｂを１０
００人の厚さでスパッタ法により形成し、さらに第５図
で示すようにホトエツチング技術を用いてこの薄膜２６
をエツチングして、Ａｌ配線層２１が形成されるように
する。このように配線層２１が形成されたならば、この
配線層２１を構成する１−５ｉ中のＳＩを除去するため
の８１エツチングを行ない、最後に薄膜抵抗体層１９上
に残って露出された状態となったいる純Ａρの薄膜層２
５をウェットエツチングにより除去する。その後Ａｌシ
ンターすることによって、Ｓｉ −ＣｒＷＪ膜抵抗体を
集積したＡｌ−５ｉ配線のＭＯ３ＬＳＩが得られるよう
になる。
このような方法によれば、Ｓ１工ツチング時に純Ａρの
薄膜２５がバッファ層となるものであり、したがって上
記薄膜抵抗体の層をエツチングすることなく、安定して
Ａ１合金による配線を用いたＬＳＩに５ｉ−Ｃｒ薄膜抵
抗体を集積化することができる。
薄膜２５がバッファ層となるものであり、したがって上
記薄膜抵抗体の層をエツチングすることなく、安定して
Ａ１合金による配線を用いたＬＳＩに５ｉ−Ｃｒ薄膜抵
抗体を集積化することができる。
上記ＴＳｉおよび第２の実施例にあっては、５Ｉ−Ｓｉ
系薄膜抵抗体層１９の上に、この薄膜抵抗体層１９とエ
ツチング選択比のとれる薄膜として、酸化膜２０あるい
は純Ａｌ）薄膜２５を形成するようにしたが、その他Ｔ
ｉＷの薄膜を形成するようにしてもよい。
系薄膜抵抗体層１９の上に、この薄膜抵抗体層１９とエ
ツチング選択比のとれる薄膜として、酸化膜２０あるい
は純Ａｌ）薄膜２５を形成するようにしたが、その他Ｔ
ｉＷの薄膜を形成するようにしてもよい。
このような方法でＳｉ−Ｃｒ系薄膜抵抗体を集積化する
ようにすると、特にマスク数を増加させることなく１．
１−Ｓｊ配線を用いるときに必要とされるＳｉエツチン
グに際して、酸化膜、純Ａ、Ｉｌ＋薄膜、あるいはＴｉ
Ｗ薄膜がバリア層となり、薄膜抵抗体層Ｉ９がエツチン
グされることがない。したがって、安定したＡｌ合金配
線を用いたＬＳＩに対して、Ｓｉ−−Ｃｒ系薄膜抵抗体
が集積化することができるようになるものである。
ようにすると、特にマスク数を増加させることなく１．
１−Ｓｊ配線を用いるときに必要とされるＳｉエツチン
グに際して、酸化膜、純Ａ、Ｉｌ＋薄膜、あるいはＴｉ
Ｗ薄膜がバリア層となり、薄膜抵抗体層Ｉ９がエツチン
グされることがない。したがって、安定したＡｌ合金配
線を用いたＬＳＩに対して、Ｓｉ−−Ｃｒ系薄膜抵抗体
が集積化することができるようになるものである。
Ａ、９−Ｓ１合金による配線層２１の中のＳｉは、Ａｌ
配線をウェットエツチングすると１μｍ程度のＳｉの粒
状（Ｓｉ ノジュール）として、エツチング後の基板表
面に析出され、これはＣＦ４系のドライエツチングによ
り除去できる。ＣＦ４系のドライエツチングでは、Ｓｉ
５ｉｌＮ、Ｈのエツチング速度が速（、Ｓｈｏ□
、Ａｐ、ＴｉＷ等ではエツチング速度が遅いものである
ため、これらはバリアメタルとして使用できる。
配線をウェットエツチングすると１μｍ程度のＳｉの粒
状（Ｓｉ ノジュール）として、エツチング後の基板表
面に析出され、これはＣＦ４系のドライエツチングによ
り除去できる。ＣＦ４系のドライエツチングでは、Ｓｉ
５ｉｌＮ、Ｈのエツチング速度が速（、Ｓｈｏ□
、Ａｐ、ＴｉＷ等ではエツチング速度が遅いものである
ため、これらはバリアメタルとして使用できる。
これまでの実施例では、Ｓｉ −Ｃｒ系薄膜抵抗体の上
にバッファ層を形成するようにしたものであるが、第６
図に示すようにすることもできる。
にバッファ層を形成するようにしたものであるが、第６
図に示すようにすることもできる。
すなわち、この実施例にあっては能動素子領域の形成さ
れる半導体基板の主表面に形成された絶縁層上に、融点
が１０００℃以上の高融点金属薄膜を、薄膜抵抗体とＡ
ｌ合金配線の接続部とされる領域を含んで形成し、この
高融点金属薄膜部分を含んでＳｉ−Ｃｒ系薄膜抵抗体層
、さらに絶縁層を形成する。そして、上記能動素子と薄
膜抵抗層にそれぞれ対応してコンタクトホールを形成し
、Ａｆ１合金配線層を形成するようにしている。
れる半導体基板の主表面に形成された絶縁層上に、融点
が１０００℃以上の高融点金属薄膜を、薄膜抵抗体とＡ
ｌ合金配線の接続部とされる領域を含んで形成し、この
高融点金属薄膜部分を含んでＳｉ−Ｃｒ系薄膜抵抗体層
、さらに絶縁層を形成する。そして、上記能動素子と薄
膜抵抗層にそれぞれ対応してコンタクトホールを形成し
、Ａｆ１合金配線層を形成するようにしている。
すなわち、Ｐ型シリコン等による半導体基板１１にはＰ
型チャンネルストッパ１２、フィールド酸化８１３、ゲ
ート酸化１１！１４、ポリシリコンによるゲート電極１
５が形成され、さらに基板■１には不純物の拡散により
ソース１６およびドレイン■７領域が形成されている。
型チャンネルストッパ１２、フィールド酸化８１３、ゲ
ート酸化１１！１４、ポリシリコンによるゲート電極１
５が形成され、さらに基板■１には不純物の拡散により
ソース１６およびドレイン■７領域が形成されている。
そして、上記酸化膜１３上にはスパッタ法を用いて例え
ばＴｉＷによる高融点金属層を１５００人の厚さで形成
し、薄膜抵抗とＡｌ配線との接続部に対応する部分をテ
ーパエツチング技術を用いてエツチングし、高融点金属
層３１１．３１２を形成する。そして、この高融点金属
層３１１．３１２の相互間に対応して厚さ２００人の５
ｉ−Ｃｒ薄膜抵抗体層１９を形成し、全体をＶＣＤ法を
用いて厚さ６０００人のＢＰＳＧ層による絶縁層３２で
覆う。
ばＴｉＷによる高融点金属層を１５００人の厚さで形成
し、薄膜抵抗とＡｌ配線との接続部に対応する部分をテ
ーパエツチング技術を用いてエツチングし、高融点金属
層３１１．３１２を形成する。そして、この高融点金属
層３１１．３１２の相互間に対応して厚さ２００人の５
ｉ−Ｃｒ薄膜抵抗体層１９を形成し、全体をＶＣＤ法を
用いて厚さ６０００人のＢＰＳＧ層による絶縁層３２で
覆う。
そして、上記絶縁層３２に能動素子領域のソースＩ６お
よびドレインＩ７、さらに上記高融点金属層３１１ 、
３１２に至るコンタクトホールを形成し、その後へΩ−
Ｓ１合金による配線２１を形成する。
よびドレインＩ７、さらに上記高融点金属層３１１ 、
３１２に至るコンタクトホールを形成し、その後へΩ−
Ｓ１合金による配線２１を形成する。
このようにしてＳｉ−Ｃｒ系薄膜抵抗体を集積化させる
ようにすれば、へΩ−８１合金による配線２１のＳｉエ
ツチングに際して、絶縁層３２が薄膜抵抗体層１９の保
護層として作用するようになる。
ようにすれば、へΩ−８１合金による配線２１のＳｉエ
ツチングに際して、絶縁層３２が薄膜抵抗体層１９の保
護層として作用するようになる。
したがって、上記Ｓｉエツチングによって薄膜抵抗体層
１９がエツチングされることがない。またコンタクトホ
ールを形成する際に、コンタクトホールに対応する部分
の薄膜抵抗体層がエツチングされても、高融点金属薄膜
３１１．３１２が存在するため、配線２１−高融点金属
層３１１ 、３１２−薄膜抵抗体層１９の経路で電気的
な接続状態が良好に得られるようになり、Ａｌ合金配線
を用いたＬＳＩに対して、安定して５ｉ−Ｃｒ系薄膜抵
抗体を集積化することができるものである。
１９がエツチングされることがない。またコンタクトホ
ールを形成する際に、コンタクトホールに対応する部分
の薄膜抵抗体層がエツチングされても、高融点金属薄膜
３１１．３１２が存在するため、配線２１−高融点金属
層３１１ 、３１２−薄膜抵抗体層１９の経路で電気的
な接続状態が良好に得られるようになり、Ａｌ合金配線
を用いたＬＳＩに対して、安定して５ｉ−Ｃｒ系薄膜抵
抗体を集積化することができるものである。
第７図乃至第１２図は、さらに他の実施例を製造過程に
したがって示すもので、まず第７図に示されるようにＰ
−型半導体基板１１のチャンネルストッパ形成領域に、
イオン注入法を用いてボロン原子を注入し、Ｐ型チャン
ネルストッパ１２を形成する。そして、半導体基板１１
の主表面上に、ＬＯＧＯ３酸化法によってフィールド酸
化膜１３を形成し、さらにＭＣＩ酸化法によって能動素
子領域に対応してゲート酸化膜１４を形成する。
したがって示すもので、まず第７図に示されるようにＰ
−型半導体基板１１のチャンネルストッパ形成領域に、
イオン注入法を用いてボロン原子を注入し、Ｐ型チャン
ネルストッパ１２を形成する。そして、半導体基板１１
の主表面上に、ＬＯＧＯ３酸化法によってフィールド酸
化膜１３を形成し、さらにＭＣＩ酸化法によって能動素
子領域に対応してゲート酸化膜１４を形成する。
次に、ＬＰＣＶＤ法により４０００人の厚さでポリシリ
コン膜を形成し、１０００℃の拡散炉においてｐｏＢを
用いた気相拡散によって、ポリシリコン中にリンを拡散
してＮ型低抵抗ポリシリコン層を形成する。そして、こ
れをホトエツチングによりエツチングすることにより、
第８図に示すようにＭＯＳトランジスタのゲート電極１
５を形成する。
コン膜を形成し、１０００℃の拡散炉においてｐｏＢを
用いた気相拡散によって、ポリシリコン中にリンを拡散
してＮ型低抵抗ポリシリコン層を形成する。そして、こ
れをホトエツチングによりエツチングすることにより、
第８図に示すようにＭＯＳトランジスタのゲート電極１
５を形成する。
このようにポリシリコンによるゲート電極１５が形成さ
れたならば、このゲート電極１５をストツバとしたセル
フアライメント方式によって、イオンを注入する。この
イオン注入によってＮ＋型のソース１６およびドレイン
１７が形成されるもので、その後ＢＰＳＧ膜をＣＶＤ法
により形成し、９００℃のＮ２中でリフローすることに
より絶縁膜１８を形成する。
れたならば、このゲート電極１５をストツバとしたセル
フアライメント方式によって、イオンを注入する。この
イオン注入によってＮ＋型のソース１６およびドレイン
１７が形成されるもので、その後ＢＰＳＧ膜をＣＶＤ法
により形成し、９００℃のＮ２中でリフローすることに
より絶縁膜１８を形成する。
このように絶縁膜１８が形成されたならば、第９図に示
すようにソース１Ｂおよびドレイン１７の形成領域に対
応してコンタクトホールを形成し、スパッタ法を用いて
１％のシリコンを含んだＡｌ金属層を形成し、ホトエツ
チングによってエツチングすることによって、第１の配
線層４１を形成する。
すようにソース１Ｂおよびドレイン１７の形成領域に対
応してコンタクトホールを形成し、スパッタ法を用いて
１％のシリコンを含んだＡｌ金属層を形成し、ホトエツ
チングによってエツチングすることによって、第１の配
線層４１を形成する。
このように第１の配線層４１が形成されたならば、第１
０図に示すようにプラズマＣＶＤ法を用いて、１μｍの
厚さで層間パッシベーション膜４２を形成するもので、
この層間パッシベーション膜４２には第１の配線層４１
に至るスルーホール４３を形成する。
０図に示すようにプラズマＣＶＤ法を用いて、１μｍの
厚さで層間パッシベーション膜４２を形成するもので、
この層間パッシベーション膜４２には第１の配線層４１
に至るスルーホール４３を形成する。
次に、第１１図で示すようにスパッタ法を用いて、２０
０人の厚さでＳｉ −Ｃｒ系薄膜抵抗層１９を、上記ス
ルーホール４３部を含み層間パッシベーション膜４２上
に形成し、さらに薄膜抵抗体層１９の上に純１による第
２の配線層４４を連続スパッタにより形成する。
０人の厚さでＳｉ −Ｃｒ系薄膜抵抗層１９を、上記ス
ルーホール４３部を含み層間パッシベーション膜４２上
に形成し、さらに薄膜抵抗体層１９の上に純１による第
２の配線層４４を連続スパッタにより形成する。
そして、第１２図に示すように配線パターンを用いたホ
トエツチング工程により配線領域以外のＡｌをリン酸系
エツチング液によって除去して第２の配線層４４が完成
される。その後５ｉ−Ｃｒ薄膜抵抗体層１９のパターン
を用いたホトエツチングによって、フッ酸系エツチング
液を用いて露出している薄膜抵抗体層の中で、抵抗体と
して使用しない部分を除去する。
トエツチング工程により配線領域以外のＡｌをリン酸系
エツチング液によって除去して第２の配線層４４が完成
される。その後５ｉ−Ｃｒ薄膜抵抗体層１９のパターン
を用いたホトエツチングによって、フッ酸系エツチング
液を用いて露出している薄膜抵抗体層の中で、抵抗体と
して使用しない部分を除去する。
その後、さらに４５０℃で３０分間八へシンターを行な
うことにより、Ａ部分にＭＯＳトランジスタを、Ｂ部に
Ｓｉ−Ｃｒ薄膜抵抗体をそれぞれ形成するようにした２
層配線のＬＳＩが形成されるようになる。
うことにより、Ａ部分にＭＯＳトランジスタを、Ｂ部に
Ｓｉ−Ｃｒ薄膜抵抗体をそれぞれ形成するようにした２
層配線のＬＳＩが形成されるようになる。
このような製造方法によると、Ａｊ）配線層を用いるＬ
ＳＩにおいて、第２層の配線層に、Ｓｉが少なくとも１
％を越えることのない純ＡΩを用いることによって、ホ
トエツチング工程を１回追加するのみで、５ｉ−Ｃｒ系
薄膜抵抗体に損傷を与えることなく、安定した状態でＳ
ｉ−Ｃｒ系薄膜抵抗体を集積化したＭＯ５ＬＳＩが構成
できるものである。
ＳＩにおいて、第２層の配線層に、Ｓｉが少なくとも１
％を越えることのない純ＡΩを用いることによって、ホ
トエツチング工程を１回追加するのみで、５ｉ−Ｃｒ系
薄膜抵抗体に損傷を与えることなく、安定した状態でＳ
ｉ−Ｃｒ系薄膜抵抗体を集積化したＭＯ５ＬＳＩが構成
できるものである。
ここで、第２層の”ｌ配線層４４を構成するＡｌに、Ｓ
ｉが１％以上含有された状態となると、室温では固溶で
きない過剰Ｓ１が、８１ノジユールとして析出される。
ｉが１％以上含有された状態となると、室温では固溶で
きない過剰Ｓ１が、８１ノジユールとして析出される。
このため、ＣＦ４系を用いたドライエツチングでこれを
除去する必要があり、Ａｌ−３ｉ合金による配線をＳｉ
−Ｃｒ系薄膜抵抗体の電極材料として用いることがで
きなくなる。
除去する必要があり、Ａｌ−３ｉ合金による配線をＳｉ
−Ｃｒ系薄膜抵抗体の電極材料として用いることがで
きなくなる。
［発明の効果］
以上のようにこの発明に係る半導体装置の製造方法によ
れば、シート抵抗が高く且つ抵抗の温度係数が小さい性
質を有するＳｉ −Ｃｒ系薄膜抵抗体を、安定した状態
でＩＣやＬＳＩに集積化できるものであり、この場合Ａ
ｌ１−８１合金による配線を用いるようにしても、この
配線の処理時に上記薄膜抵抗体に対して損傷を与えるこ
とがないものである。すなわち、Ａｌ配線を用いたＣＭ
Ｏ３ＬＳＩ、バイポーラＬＳ Ｉ、インテリジエンドパ
’７−Ｉ ＣＳＢ Ｉ ＣＭＯ５ＬＳ Ｉ等の全てのデ
バイスに対して、効果的にＳｉ −Ｃｒ系薄膜抵抗体を
集積化することができるようになるものである。
れば、シート抵抗が高く且つ抵抗の温度係数が小さい性
質を有するＳｉ −Ｃｒ系薄膜抵抗体を、安定した状態
でＩＣやＬＳＩに集積化できるものであり、この場合Ａ
ｌ１−８１合金による配線を用いるようにしても、この
配線の処理時に上記薄膜抵抗体に対して損傷を与えるこ
とがないものである。すなわち、Ａｌ配線を用いたＣＭ
Ｏ３ＬＳＩ、バイポーラＬＳ Ｉ、インテリジエンドパ
’７−Ｉ ＣＳＢ Ｉ ＣＭＯ５ＬＳ Ｉ等の全てのデ
バイスに対して、効果的にＳｉ −Ｃｒ系薄膜抵抗体を
集積化することができるようになるものである。
第１図および第２図はこの発明の一実施例に係る半導体
装置の製造方法を順次説明するための断面構成図、第３
図乃至第５図はこの発明の他の実施例の製造過程を順次
説明するための断面構成図、第６図はこの発明のさらに
他の実施例を説明する断面構成図、第７図乃至第１２図
はそしてさらに他の実施例の製造過程を順次説明する断
面構成図である。 １１・・・半導体基板、■２・・・Ｐ型チャンネルスト
ッパ１３・・・フィールド酸化膜、１４・・・ゲート酸
化膜、１５・・・ゲート電極、１８・・・絶縁膜、１９
・・・薄膜抵抗体層（Ｓｉ−Ｃｒ） ２０・・・酸化
膜、２１．４１・・・１４７ｉ 配線層、 ２５・・・純Ａρ 薄膜層、 高融点金属薄膜、 ４２・・・層間パラ シベーショ ン膜、 ４４・・・配線層 （純ＡΩ
装置の製造方法を順次説明するための断面構成図、第３
図乃至第５図はこの発明の他の実施例の製造過程を順次
説明するための断面構成図、第６図はこの発明のさらに
他の実施例を説明する断面構成図、第７図乃至第１２図
はそしてさらに他の実施例の製造過程を順次説明する断
面構成図である。 １１・・・半導体基板、■２・・・Ｐ型チャンネルスト
ッパ１３・・・フィールド酸化膜、１４・・・ゲート酸
化膜、１５・・・ゲート電極、１８・・・絶縁膜、１９
・・・薄膜抵抗体層（Ｓｉ−Ｃｒ） ２０・・・酸化
膜、２１．４１・・・１４７ｉ 配線層、 ２５・・・純Ａρ 薄膜層、 高融点金属薄膜、 ４２・・・層間パラ シベーショ ン膜、 ４４・・・配線層 （純ＡΩ
Claims (8)
- （１）能動素子領域の形成された半導体基板の主表面上
に絶縁層を形成する工程と、 この工程で形成された絶縁層上に、ＳｉＣｒ系薄膜抵抗
体層を形成する工程と、 上記薄膜抵抗体層に重ねて、この薄膜抵抗体とエッチン
グ選択比のとれる薄膜層を形成する工程と、 コンタクトホールを形成した状態で且つ上記薄膜抵抗体
層のターミナル部を含む状態で、上記絶縁層上にＡｌ−
Ｓｉ薄膜による配線層を形成する工程と、 上記配線層のＡｌ−ＳｉからＳｉを除去するエッチング
工程とを具備し、 上記Ｓｉのエッチング除去されたＡｌ配線層により、上
記薄膜抵抗体層が電気的に接続されるようにしたことを
特徴とする半導体装置の製造方法。 - （２）上記薄膜抵抗体層に積層形成される薄膜層は、上
記薄膜抵抗層を酸化した酸化膜層によって構成され、上
記エッチング工程によって配線層のＳｉを除去後にＡｌ
シンターを行ない、上記配線層と薄膜抵抗体層との間の
上記酸化膜層は、Ａｌによって還元され、配線層と薄膜
抵抗体層との間の電気的導通状態が設定されるようにし
たことを特徴とする特許請求の範囲第１項記載の半導体
の製造方法。 - （３）上記薄膜抵抗体層に積層形成される薄膜層は純Ａ
ｌによって構成され、上記エッチング工程によって配線
層のＳｉを除去後に上記薄膜抵抗体層上に露出される状
態で残ったＡｌをエッチング除去し、Ａｌシンターを行
なうようにしたことを特徴とする特許請求の範囲第１項
記載の半導体装置の製造方法。 - （４）上記薄膜抵抗体層に積層形成される薄膜層はＴｉ
Ｗによって構成され、上記エッチング工程によって配線
層のＳｉを除去後に上記薄膜抵抗体層上に露出される状
態で残ったＴｉＷ層をエッチング除去するようにしたこ
とを特徴とする特許請求の範囲第１項記載の半導体装置
の製造方法。 - （５）能動素子領域の形成された半導体基板の主表面上
に絶縁膜を形成する工程と、 この絶縁膜上に、抵抗体導出部に対応して融点１０００
℃以上の高融点金属材料からなる金属薄膜層を形成する
工程と、 上記金属薄膜に積層されるようにして、Ｓｉ−Ｃｒ薄膜
抵抗体層を形成する工程と、 この薄膜抵抗体層を含み上記絶縁膜上に絶縁体層を形成
する工程と、 この絶縁体層に、上記金属層に至るコンタクトホールを
形成する工程とを具備し、 このコンタクトホールを含みＡｌを含む金属配線層を形
成し、この配線層と上記金属層とが電気的に接続される
ようにしたことを特徴とする半導体装置の製造方法。 - （６）上記高融点金属材料は、ＴｉＷでなる特許請求の
範囲第５項記載の半導体装置の製造方法。 - （７）能動素子領域の形成された半導体基板上に絶縁層
を形成する工程と、 この絶縁層上に、上記能動領域の素子ターミナル部にコ
ンタクトホールを介して電気的に接続されるようにした
第１の配線層を形成する工程と、 この第１の配線層部を含む上記絶縁層上に、上記配線層
を一部露出させるコンタクトホールを形成した層間絶縁
層を形成する工程と、 この層間絶縁層上に、この層間絶縁層に形成したコンタ
クトホール部を含む状態で、Ｓｉ−Ｃｒ系薄膜抵抗体層
を形成する工程と、 この薄膜抵抗体層上を含みＳｉを１％以上含まないＡｌ
からなる第２の配線層を形成する工程とを具備し、 この第２の配線層の一部を除去し、上記層間絶縁層上の
Ｓｉ−Ｃｒ系薄膜抵抗体層のみによる薄膜抵抗が形成さ
れるようにしたことを特徴とする半導体装置の製造方法
。 - （８）上記第１の配線層はＡｌ−Ｓｉでなり、第２の配
線層はＡｌでなる特許請求の範囲第７項記載の半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63208021A JP2762473B2 (ja) | 1988-08-24 | 1988-08-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63208021A JP2762473B2 (ja) | 1988-08-24 | 1988-08-24 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0258259A true JPH0258259A (ja) | 1990-02-27 |
| JP2762473B2 JP2762473B2 (ja) | 1998-06-04 |
Family
ID=16549362
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63208021A Expired - Fee Related JP2762473B2 (ja) | 1988-08-24 | 1988-08-24 | 半導体装置の製造方法 |
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| Country | Link |
|---|---|
| JP (1) | JP2762473B2 (ja) |
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- 1988-08-24 JP JP63208021A patent/JP2762473B2/ja not_active Expired - Fee Related
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