JP2573021B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP2573021B2 JP2573021B2 JP9197588A JP9197588A JP2573021B2 JP 2573021 B2 JP2573021 B2 JP 2573021B2 JP 9197588 A JP9197588 A JP 9197588A JP 9197588 A JP9197588 A JP 9197588A JP 2573021 B2 JP2573021 B2 JP 2573021B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor
- film
- semiconductor film
- impurity
- polysilicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、半導体装置の製造方法に関し、詳しくは半
導体膜中の不純物を外部へアウトデフュージョンさせる
方法に関するものである。
導体膜中の不純物を外部へアウトデフュージョンさせる
方法に関するものである。
（ロ）従来の技術 近年半導体基板上に半導体膜、例えばポリシリコン層
を形成し、このポリシリコンの不純物濃度を制御して、
トランジスタ、ダイオード、抵抗体等を形成する技術が
研究されている。
を形成し、このポリシリコンの不純物濃度を制御して、
トランジスタ、ダイオード、抵抗体等を形成する技術が
研究されている。
例えば、特開昭60−3161号公報、特開昭60−45050号
公報および特開昭61−129859号公報等がある。これらは
３次元的に半導体素子を形成でき、実装密度を向上する
ことができるため、非常に有効な方法である。
公報および特開昭61−129859号公報等がある。これらは
３次元的に半導体素子を形成でき、実装密度を向上する
ことができるため、非常に有効な方法である。
第３図Ａ乃至第３図Ｄに示す図は、特開昭61−129859
号公報の技術について説明するものであり、先ず第３図
Ａに示す如く、半導体基板（31）上に絶縁膜（32）を形
成し、この絶縁膜（32）の上にCVD法等でポリシリコン
（33）を形成し、予定の抵抗体の形状に蝕刻する工程が
ある。
号公報の技術について説明するものであり、先ず第３図
Ａに示す如く、半導体基板（31）上に絶縁膜（32）を形
成し、この絶縁膜（32）の上にCVD法等でポリシリコン
（33）を形成し、予定の抵抗体の形状に蝕刻する工程が
ある。
次に第３図Ｂに示す如く、イオン注入用のマスク（3
4）（例えばホトレジスト）を前記ポリシリコン（33）
の上に形成し、高抵抗体となる領域（35）を開口する工
程がある。
4）（例えばホトレジスト）を前記ポリシリコン（33）
の上に形成し、高抵抗体となる領域（35）を開口する工
程がある。
更に第３図Ｃの如く、イオン注入に行う工程がある。
ここでは高抵抗体領域（35）にイオンを注入し、例えば
高濃度のボロンを有したポリシリコンを用いた場合は、
ボロンと反対の導電型のリン、ヒ素およびアンチモン等
をイオン注入し、高抵抗領域（35）とする。
ここでは高抵抗体領域（35）にイオンを注入し、例えば
高濃度のボロンを有したポリシリコンを用いた場合は、
ボロンと反対の導電型のリン、ヒ素およびアンチモン等
をイオン注入し、高抵抗領域（35）とする。
最後に第３図Ｄの如く、半導体基板（31）および抵抗
体（36）上に絶縁膜（37）を形成し、イオン注入されな
かった高濃度領域（38）を開口し、アルミニウム電極
（39）を蒸着して電極を形成する工程がある。
体（36）上に絶縁膜（37）を形成し、イオン注入されな
かった高濃度領域（38）を開口し、アルミニウム電極
（39）を蒸着して電極を形成する工程がある。
また第４図Ａ乃至第４図Ｄは、特開昭60−45050号公
報の技術について説明するものであり、第４図Ａに示す
如く、半導体基板（41）上に熱酸化膜（42）を生成し、
この熱酸化膜（42）上にCVD法でポリシリコン膜（43）
を生成し、更に薄いシリコン酸化膜（44）を生成した後
で、シリコン窒化膜（45）を形成する工程がある。ここ
でこのシリコン窒化膜（45）は、将来の抵抗素子となる
べき部分を除くすべてを除去している。
報の技術について説明するものであり、第４図Ａに示す
如く、半導体基板（41）上に熱酸化膜（42）を生成し、
この熱酸化膜（42）上にCVD法でポリシリコン膜（43）
を生成し、更に薄いシリコン酸化膜（44）を生成した後
で、シリコン窒化膜（45）を形成する工程がある。ここ
でこのシリコン窒化膜（45）は、将来の抵抗素子となる
べき部分を除くすべてを除去している。
次に第４図Ｂに示す如く、このシリコン窒化膜（45）
を耐酸化膜として活用し、シリコン窒化膜（45）下以外
のポリシリコン（43）をシリコン酸化膜（46）に変換さ
せる工程がある。
を耐酸化膜として活用し、シリコン窒化膜（45）下以外
のポリシリコン（43）をシリコン酸化膜（46）に変換さ
せる工程がある。
更に第４図Ｃに示す如く、ホトレジスト膜（47）をイ
オン注入マスクとして使用し、ボロンをイオン注入する
工程がある。
オン注入マスクとして使用し、ボロンをイオン注入する
工程がある。
最後に第４図Ｄに示す如く、ボロンを高濃度に注入し
た領域（48）を開口しアルミニウム電極（49）を形成し
ていた。
た領域（48）を開口しアルミニウム電極（49）を形成し
ていた。
また特開昭60−3161号公報の技術は、説明は省略をす
るが、ポリシリコンを使っており、PN接合部にまたいで
ホウ素を含むポリシリコンを形成し、ポリシリコンの下
のＮ型の基板表面をＰ化して、空乏層を広がりやすくし
ている。
るが、ポリシリコンを使っており、PN接合部にまたいで
ホウ素を含むポリシリコンを形成し、ポリシリコンの下
のＮ型の基板表面をＰ化して、空乏層を広がりやすくし
ている。
以上述べた如く、半導体基板上にポリシリコンを形成
し、このポリシリコンを使用してトランジスタ、ダイオ
ードおよび抵抗等の半導体素子を形成していた。
し、このポリシリコンを使用してトランジスタ、ダイオ
ードおよび抵抗等の半導体素子を形成していた。
（ハ）発明が解決しようとする問題点 以上説明した如く、半導体膜（33），（43）に不純物
を導入した後、一部の不純物濃度を再度制御するために
はこの不純物と同導電型または反対の導電型の不純物を
イオン注入する必要がある。
を導入した後、一部の不純物濃度を再度制御するために
はこの不純物と同導電型または反対の導電型の不純物を
イオン注入する必要がある。
一方イオン注入は装置が高価であり、またウェハ１枚
当りの処理能力がないため、前述の方法ではコストを上
昇させてしまう問題を有している。
当りの処理能力がないため、前述の方法ではコストを上
昇させてしまう問題を有している。
（ニ）課題を解決するための手段 本発明は前述の課題に鑑みてなされ、不純物を有する
第１の半導体膜（２）を半導体基板（１）上に形成する
工程と、前記不純物の拡散係数が大きい第２の半導体膜
（３）を前記第１の半導体膜（２）上に形成する工程
と、前記第２の半導体膜（３）を介して前記不純物をア
ウトデフュージョンする工程とで解決するものである。
第１の半導体膜（２）を半導体基板（１）上に形成する
工程と、前記不純物の拡散係数が大きい第２の半導体膜
（３）を前記第１の半導体膜（２）上に形成する工程
と、前記第２の半導体膜（３）を介して前記不純物をア
ウトデフュージョンする工程とで解決するものである。
（ホ）作 用 本発明は、不純物を半導体膜（２）中に残留させてお
くのではなく、積極的に取除こうとする技術である。
くのではなく、積極的に取除こうとする技術である。
例えば不純物であるボロンを有するポリシリコン上
に、熱酸化法等で酸化ケイ素膜を形成し、この後、還元
性雰囲気内で熱処理を行うと、酸化ケイ素膜内のボロン
の拡散係数が大きくなり、ボロンはこの酸化ケイ素膜を
介して外部へアウトデフュージョンしてゆく。
に、熱酸化法等で酸化ケイ素膜を形成し、この後、還元
性雰囲気内で熱処理を行うと、酸化ケイ素膜内のボロン
の拡散係数が大きくなり、ボロンはこの酸化ケイ素膜を
介して外部へアウトデフュージョンしてゆく。
従って半導体膜（２）であるポリシリコン中の不純物
濃度は低下してゆく。
濃度は低下してゆく。
（ヘ）実施例 以下に本発明の実施例を図面を参照しながら詳述す
る。
る。
先ず第１図Ａ乃至第１図Ｃに本発明の半導体装置の製
造方法、特に不純物を外部へアウトデフュージョンする
方法を詳述する。
造方法、特に不純物を外部へアウトデフュージョンする
方法を詳述する。
第１図Ａに示す如く、半導体基板（１）上に不純物を
有する第１の半導体膜（２）を形成する工程がある。
有する第１の半導体膜（２）を形成する工程がある。
ここでは半導体基板（１）としてシリコン半導体基板
を使用し、第１の半導体膜（２）としてポリシリコン膜
を使用している。そしてこのポリシリコン膜（２）中に
は不純物としてボロンを有している。
を使用し、第１の半導体膜（２）としてポリシリコン膜
を使用している。そしてこのポリシリコン膜（２）中に
は不純物としてボロンを有している。
次に第１図Ｂに示す如く、前記不純物の拡散係数が大
きい第２の半導体膜（３）を前記第１の半導体膜（２）
上に形成する工程がある。
きい第２の半導体膜（３）を前記第１の半導体膜（２）
上に形成する工程がある。
ここでは前記ポリシリコン膜（２）の中で、不純物を
外部へアウトデフュージョンすべき領域（４）には、熱
酸化法等で酸化ケイ素膜（３）を形成し、それを除いた
領域には、例えばシリコン窒化膜等のボロンの拡散係数
が非常に小さな膜（５）を形成する。この膜（５）は、
拡散係数が小さければ良く、他に金属等で被覆しても良
い。
外部へアウトデフュージョンすべき領域（４）には、熱
酸化法等で酸化ケイ素膜（３）を形成し、それを除いた
領域には、例えばシリコン窒化膜等のボロンの拡散係数
が非常に小さな膜（５）を形成する。この膜（５）は、
拡散係数が小さければ良く、他に金属等で被覆しても良
い。
更に第１図Ｃに示す如く、前記第２の半導体膜（３）
を介して前記不純物をアウトデフュージョンする工程が
ある。
を介して前記不純物をアウトデフュージョンする工程が
ある。
ここではこの半導体基板（１）を熱処理炉に入れて、
N2ガスと水素ガス（数％）を流し、還元性雰囲気にし
て、約1000℃で熱処理をする。するとポリシリコン膜
（２）中の不純物であるボロンは、前記酸化ケイ素膜
（３）を介して、外部へアウトデフュージョンする。
N2ガスと水素ガス（数％）を流し、還元性雰囲気にし
て、約1000℃で熱処理をする。するとポリシリコン膜
（２）中の不純物であるボロンは、前記酸化ケイ素膜
（３）を介して、外部へアウトデフュージョンする。
本工程は本発明の特徴とする点であり、第２の半導体
膜（３）の拡散係数を大きくすることで、第１の半導体
膜（２）中の不純物を外部へアウトデフュージョンする
ことができる。
膜（３）の拡散係数を大きくすることで、第１の半導体
膜（２）中の不純物を外部へアウトデフュージョンする
ことができる。
これは次の点に着目したものである。つまりJOURNAL
OF APPLIED PHYSICS VOL.35,No.9 SEPTEMBER 1964 P.26
95〜P.2701に、次の事が述べられている。
OF APPLIED PHYSICS VOL.35,No.9 SEPTEMBER 1964 P.26
95〜P.2701に、次の事が述べられている。
酸化ケイ素中のボロンの拡散係数は、H2の存在する雰
囲気中では、N2雰囲気に比べ約３桁大きくなると述べら
れている。
囲気中では、N2雰囲気に比べ約３桁大きくなると述べら
れている。
本発明は、この事を応用し、ポリシリコン膜（２）上
に酸化ケイ素膜（３）を形成し、この酸化ケイ素（３）
中のボロンの拡散係数を前述の技術によって大きくし、
ポリシリコン（２）中のボロンをこの酸化ケイ素膜
（３）を介してアウトデフュージョンする。従ってポリ
シリコン（２）中の不純物を低下させることが可能とな
る。
に酸化ケイ素膜（３）を形成し、この酸化ケイ素（３）
中のボロンの拡散係数を前述の技術によって大きくし、
ポリシリコン（２）中のボロンをこの酸化ケイ素膜
（３）を介してアウトデフュージョンする。従ってポリ
シリコン（２）中の不純物を低下させることが可能とな
る。
ここで半導体基板（１）内に半導体素子を形成し、更
にこのポリシリコンで半導体素子を形成し、回路を構成
した場合、このポリシリコン中の不純物濃度を制御でき
るので回路特性を制御できる。
にこのポリシリコンで半導体素子を形成し、回路を構成
した場合、このポリシリコン中の不純物濃度を制御でき
るので回路特性を制御できる。
また本実施例では、第２の半導体膜（３）の形成とア
ウトデフュージョンとを、別々の工程で行ったが、同一
の工程でも良い。
ウトデフュージョンとを、別々の工程で行ったが、同一
の工程でも良い。
例えばここでは、酸化性雰囲気と還元性雰囲気が混在
する雰囲気で熱処理をすれば良い。更に詳しく述べる
と、N2ガスと水素ガスを有する還元性雰囲気内に、スチ
ームを流すことで、実現できる。これはスチームで酸化
ケイ素膜を形成し、還元性雰囲気でアウトデフュージョ
ンがおこるからである。
する雰囲気で熱処理をすれば良い。更に詳しく述べる
と、N2ガスと水素ガスを有する還元性雰囲気内に、スチ
ームを流すことで、実現できる。これはスチームで酸化
ケイ素膜を形成し、還元性雰囲気でアウトデフュージョ
ンがおこるからである。
次に第２図Ａ乃至第２図Ｄを使って他の実施例を詳述
する。従来の技術の欄でも述べた抵抗体の形成方法を使
って説明する。
する。従来の技術の欄でも述べた抵抗体の形成方法を使
って説明する。
先ず第２図Ａに示す如く、半導体基板（21）上に形成
した絶縁膜（22）を介して、不純物を有する第１の半導
体膜（23）を形成する工程がある。
した絶縁膜（22）を介して、不純物を有する第１の半導
体膜（23）を形成する工程がある。
この工程の前には、図面上では示してないが半導体基
板（21）内に半導体素子を形成する工程がある。周知の
工程でトランジスタやダイオード等を作り込み、その後
に熱酸化法等で酸化ケイ素膜等の絶縁膜（22）を形成す
る。続いてこの絶縁膜（22）上に不純物であるボロンを
有したポリシリコン膜（23）を形成する。
板（21）内に半導体素子を形成する工程がある。周知の
工程でトランジスタやダイオード等を作り込み、その後
に熱酸化法等で酸化ケイ素膜等の絶縁膜（22）を形成す
る。続いてこの絶縁膜（22）上に不純物であるボロンを
有したポリシリコン膜（23）を形成する。
またこのポリシリコン膜（23）を所定形状に蝕刻し、
ポリシリコン膜の厚さ、幅、長さおよび不純物濃度を制
御することで目的と抵抗値を得ることができる。
ポリシリコン膜の厚さ、幅、長さおよび不純物濃度を制
御することで目的と抵抗値を得ることができる。
次に第２図Ｂに示す如く、前記不純物の拡散係数が大
きい第２の半導体膜（24）を前記第１の半導体膜（23）
上に形成する工程がある。
きい第２の半導体膜（24）を前記第１の半導体膜（23）
上に形成する工程がある。
ここでは先ずボロンをアウトデフュージョンさせない
領域に、ボロンの拡散係数が小さな膜（25）、いわゆる
拡散防止膜となるシリコン窒化膜、金属等を形成する。
そしてその後で、ボロンをアウトデフュージョンさせる
ために、例えば熱酸化法やCVD法等で、第２の半導体膜
（24）となる酸化ケイ素膜を形成する。
領域に、ボロンの拡散係数が小さな膜（25）、いわゆる
拡散防止膜となるシリコン窒化膜、金属等を形成する。
そしてその後で、ボロンをアウトデフュージョンさせる
ために、例えば熱酸化法やCVD法等で、第２の半導体膜
（24）となる酸化ケイ素膜を形成する。
更に第２図Ｃに示す如く、前記第２の半導体膜（24）
を介して前記不純物をアウトデフュージョンし、この第
２の半導体膜（24）に半導体素子を形成する工程があ
る。
を介して前記不純物をアウトデフュージョンし、この第
２の半導体膜（24）に半導体素子を形成する工程があ
る。
ここでは先ず、半導体基板（21）を熱処理炉に入れ
て、N2ガスと水素ガス（数％）を流し、還元性雰囲気に
して、約1000℃で熱処理をする。すると第１の半導体膜
であるポリシリコン膜（23）中のボロンは、前記第２の
半導体膜である酸化ケイ素膜（24）を介してアウトデフ
ュージョンする。
て、N2ガスと水素ガス（数％）を流し、還元性雰囲気に
して、約1000℃で熱処理をする。すると第１の半導体膜
であるポリシリコン膜（23）中のボロンは、前記第２の
半導体膜である酸化ケイ素膜（24）を介してアウトデフ
ュージョンする。
本工程は本発明の特徴とする所であり、第２の半導体
膜（24）に於けるボロンの拡散係数を大きくすること
で、第１の半導体膜（23）中の不純物を外部へアウトデ
フュージョンすることができる。
膜（24）に於けるボロンの拡散係数を大きくすること
で、第１の半導体膜（23）中の不純物を外部へアウトデ
フュージョンすることができる。
従って抵抗体（26）の両端を高濃度とし、中央の抵抗
領域を低濃度にすることができるので、目的とした半導
体素子である抵抗体を得ることができる。
領域を低濃度にすることができるので、目的とした半導
体素子である抵抗体を得ることができる。
もちろん水素ガス濃度や温度等の条件を変えること
で、アウトデフュージョン効率を制御できることは言う
までもない。
で、アウトデフュージョン効率を制御できることは言う
までもない。
またここで考えられる半導体素子としては、トランジ
スタ、ダイオード、コンデンサおよびフューズ等が考え
られ、この第１の半導体膜（23）内に作り込んだり、更
に半導体膜を積層して作り込むことができる。
スタ、ダイオード、コンデンサおよびフューズ等が考え
られ、この第１の半導体膜（23）内に作り込んだり、更
に半導体膜を積層して作り込むことができる。
最後に、第２図Ｄに示す如く、第２の半導体膜（24）
を除去した後で前記半導体基板（21）内の半導体素子と
前記第２の半導体膜（23）より形成される半導体素子に
電極（27）を形成して半導体回路を形成する工程があ
る。
を除去した後で前記半導体基板（21）内の半導体素子と
前記第２の半導体膜（23）より形成される半導体素子に
電極（27）を形成して半導体回路を形成する工程があ
る。
ここでは抵抗体（26）が形成されているため、前記抵
抗体（26）の高濃度領域（28）に対応する絶縁膜（29）
を蝕刻して、この開口部を介してアルミニウム電極（2
7）を形成する。従って半導体基板（21）内の半導体素
子と第１の半導体膜（23）によって形成された半導体素
子とを回路的に接続し、所定の機能を有する半導体装置
を製造できる。
抗体（26）の高濃度領域（28）に対応する絶縁膜（29）
を蝕刻して、この開口部を介してアルミニウム電極（2
7）を形成する。従って半導体基板（21）内の半導体素
子と第１の半導体膜（23）によって形成された半導体素
子とを回路的に接続し、所定の機能を有する半導体装置
を製造できる。
また前実施例で説明しているように、第２の半導体膜
（24）とアウトデフュージョンの工程を同一の工程でし
ても良い。
（24）とアウトデフュージョンの工程を同一の工程でし
ても良い。
（ト）発明の効果 以上説明した如く、半導体基板上に形成された半導体
膜の不純物濃度を、外部にアウトデフュージョンでき、
しかも熱処理炉で可能となるため処理能力を大幅にアッ
プできる。
膜の不純物濃度を、外部にアウトデフュージョンでき、
しかも熱処理炉で可能となるため処理能力を大幅にアッ
プできる。
また半導体膜の不純物濃度を選択的に制御できるの
で、この半導体膜によって構成される半導体素子の特性
を良好に形成できる。
で、この半導体膜によって構成される半導体素子の特性
を良好に形成できる。
第１図Ａ乃至第１図Ｃ、第２図Ａ乃至第２図Ｄは、本発
明の半導体装置の製造方法を示す断面図、第３図Ａ乃至
第３図Ｄ、第４図Ａ乃至第４図Ｄは、従来の半導体装置
の製造方法を示す断面図である。 （１）……半導体基板、（２）……第１の半導体膜、
（３）……第２の半導体膜、（21）……半導体基板、
（23）……第１の半導体膜、（24）……第２の半導体
膜。
明の半導体装置の製造方法を示す断面図、第３図Ａ乃至
第３図Ｄ、第４図Ａ乃至第４図Ｄは、従来の半導体装置
の製造方法を示す断面図である。 （１）……半導体基板、（２）……第１の半導体膜、
（３）……第２の半導体膜、（21）……半導体基板、
（23）……第１の半導体膜、（24）……第２の半導体
膜。
Claims (14)
- 【請求項１】不純物を有する第１の半導体膜を半導体基
板上に形成する工程と、 前記不純物の拡散係数が大きい第２の半導体膜を前記第
１の半導体膜上に形成する工程と、 前記第２の半導体膜を介して前記不純物をアウトデフュ
ージョンする工程とを少なくとも備えることを特徴とし
た半導体装置の製造方法。 - 【請求項２】アウトデフュージョンは、還元性雰囲気内
で行われる請求項第１項記載の半導体装置の製造方法。 - 【請求項３】不純物、第１の半導体膜および第２の半導
体膜は、夫々ボロン、ポリシリコン膜および酸化ケイ素
膜である請求項第１項または第２項記載の半導体装置の
製造方法。 - 【請求項４】半導体基板および第１の半導体膜に夫々半
導体素子を形成する請求項第１項、第２項または第３項
記載の半導体装置の製造方法。 - 【請求項５】不純物を有する第１の半導体膜を半導体基
板上に形成する工程と、 前記不純物の拡散係数が大きい第２の半導体膜を前記第
１の半導体膜上に形成すると同時に、前記第２の半導体
膜を介して前記不純物をアウトデフュージョンする工程
とを少なくとも備えることを特徴とした半導体装置の製
造方法。 - 【請求項６】還元性雰囲気と酸化性雰囲気が混在する状
態でアウトデフュージョンする請求項第５項記載の半導
体装置の製造方法。 - 【請求項７】不純物、第１の半導体膜および第２の半導
体膜は、夫々ボロン、ポリシリコン膜および酸化ケイ素
膜である請求項第５項または第６項記載の半導体装置の
製造方法。 - 【請求項８】半導体基板および第１の半導体膜に、夫々
半導体素子を形成する請求項第５項、第６項または第７
項記載の半導体装置の製造方法。 - 【請求項９】半導体基板内に半導体素子を形成する工程
と、 この半導体基板上に形成した絶縁膜上に、不純物を有す
る第１の半導体膜を形成する工程と、 前記不純物の拡散係数が大きい第２の半導体膜を前記第
１の半導体膜上に形成する工程と、 前記第２の半導体膜を介して前記不純物をアウトデフュ
ージョンし、この第１の半導体膜に半導体素子を形成す
る工程と、 前記半導体基板内の半導体素子と前記第１の半導体基板
により形成される半導体素子に電極を形成して半導体回
路を形成する工程とを少なくとも備えることを特徴とし
た半導体装置の製造方法。 - 【請求項１０】アウトデフュージョンは、還元性雰囲気
内で行われる請求項第９項記載の半導体装置の製造方
法。 - 【請求項１１】不純物、第１の半導体膜および第２の半
導体膜は、夫々ボロン、ポリシリコン膜および酸化ケイ
素膜である請求項第９項または第10項記載の半導体装置
の製造方法。 - 【請求項１２】第２の半導体膜の形成とアウトデフュー
ジョンを同時にする請求項第９項記載の半導体装置の製
造方法。 - 【請求項１３】還元性雰囲気と酸化性雰囲気が混在する
状態でアウトデフュージョンする請求項第12項記載の半
導体装置の製造方法。 - 【請求項１４】不純物、第１の半導体膜および第２の半
導体膜は、夫々ボロン、ポリシリコン膜および酸化ケイ
素膜である請求項第12項または第13項記載の半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9197588A JP2573021B2 (ja) | 1988-04-14 | 1988-04-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9197588A JP2573021B2 (ja) | 1988-04-14 | 1988-04-14 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01262621A JPH01262621A (ja) | 1989-10-19 |
| JP2573021B2 true JP2573021B2 (ja) | 1997-01-16 |
Family
ID=14041518
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9197588A Expired - Lifetime JP2573021B2 (ja) | 1988-04-14 | 1988-04-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2573021B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3001362B2 (ja) * | 1993-12-17 | 2000-01-24 | 日本電気株式会社 | 半導体装置の製造方法 |
-
1988
- 1988-04-14 JP JP9197588A patent/JP2573021B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01262621A (ja) | 1989-10-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0139371B1 (en) | Process for manufacturing a mos integrated circuit employing a method of forming refractory metal silicide areas | |
| US4609568A (en) | Self-aligned metal silicide process for integrated circuits having self-aligned polycrystalline silicon electrodes | |
| US4750971A (en) | Method of manufacturing a semiconductor device | |
| JPS61179567A (ja) | 自己整合積層ｃｍｏｓ構造の製造方法 | |
| EP0242746A1 (en) | Method of making an integrated circuit | |
| US4408387A (en) | Method for producing a bipolar transistor utilizing an oxidized semiconductor masking layer in conjunction with an anti-oxidation mask | |
| US4502894A (en) | Method of fabricating polycrystalline silicon resistors in integrated circuit structures using outdiffusion | |
| US5106768A (en) | Method for the manufacture of CMOS FET by P+ maskless technique | |
| EP0078220B1 (en) | Polycrystalline silicon interconnections for bipolar transistor flip-flop | |
| JP3131436B2 (ja) | 半導体装置の製造方法 | |
| EP0732746A2 (en) | Process for doping two levels of a double poly bipolar transistor after formation of second poly layer | |
| JP2573021B2 (ja) | 半導体装置の製造方法 | |
| JPS6381984A (ja) | 多結晶半導体ダイオ−ド | |
| US5736459A (en) | Method to fabricate a polysilicon stud using an oxygen ion implantation procedure | |
| JPH0467671A (ja) | 半導体装置の製造方法 | |
| JPH1092764A (ja) | 半導体素子のポリサイド層形成方法 | |
| US4653173A (en) | Method of manufacturing an insulated gate field effect device | |
| JPH0258259A (ja) | 半導体装置の製造方法 | |
| JPS6310896B2 (ja) | ||
| JPH02203565A (ja) | 半導体装置及びその製造方法 | |
| JP2745946B2 (ja) | 半導体集積回路の製造方法 | |
| JPS6097637A (ja) | 半導体装置の製造方法 | |
| JPS63228730A (ja) | 半導体集積回路の製造方法 | |
| JPH04168764A (ja) | 半導体装置の製造方法 | |
| JPH0126186B2 (ja) |