JPH04168764A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04168764A JPH04168764A JP29594290A JP29594290A JPH04168764A JP H04168764 A JPH04168764 A JP H04168764A JP 29594290 A JP29594290 A JP 29594290A JP 29594290 A JP29594290 A JP 29594290A JP H04168764 A JPH04168764 A JP H04168764A
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Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特に抵抗素子を
有する半導体装置の製造方法に関する。
有する半導体装置の製造方法に関する。
従来の半導体装置に用いられる抵抗の形成工程を第２図
を用いて説明する。
を用いて説明する。
まず第２図（ａ）にし示すように、Ｐ−８ｉ基板４中に
Ｎ＋埋め込み層３を形成した後、気相成長法によりＮ−
エピタキシャル層１を成長させる。その後に、熱酸化を
行いＮ−エピタキシャル層１の表層に酸化膜１０を形成
し所定部分をエツチング除去し、拡散によりＰ＋絶縁領
域１３を形成し、トランジスタ形成領域１１と抵抗形成
領域１２を分離する。
Ｎ＋埋め込み層３を形成した後、気相成長法によりＮ−
エピタキシャル層１を成長させる。その後に、熱酸化を
行いＮ−エピタキシャル層１の表層に酸化膜１０を形成
し所定部分をエツチング除去し、拡散によりＰ＋絶縁領
域１３を形成し、トランジスタ形成領域１１と抵抗形成
領域１２を分離する。
次いで第２図（ｂ）に示すように、酸化膜１０を全面エ
ツチング除去したのち、素子形成領域以外にフィールド
酸化膜２を形成する。
ツチング除去したのち、素子形成領域以外にフィールド
酸化膜２を形成する。
次いで第２図（Ｃ）に示すように、トランジスタ形成領
域１１と抵抗形成領域１２上に第１酸化膜１４ａ、１４
ｂを形成し、ＮＰＮトランジスタのベース領域となるＰ
−拡散領域１５ａと抵抗となるｐ−拡散領域１５ｂを、
フォトレジスト膜１８をマスクに第１酸化膜１４ａ、１
４ｂを介してイオン注入することにより形成する。
域１１と抵抗形成領域１２上に第１酸化膜１４ａ、１４
ｂを形成し、ＮＰＮトランジスタのベース領域となるＰ
−拡散領域１５ａと抵抗となるｐ−拡散領域１５ｂを、
フォトレジスト膜１８をマスクに第１酸化膜１４ａ、１
４ｂを介してイオン注入することにより形成する。
次いで第２図（ｄ）に示すように、ＮＰＮ）ランジスタ
のエミッタとなるＮ＋拡散領域１７ａとＮＰＮ）ランジ
スタのコレクタとなるＮ４拡散領域］、 ７ ｂを形成
するために第１酸化膜１４ａの所定部分をエツチング除
去し、シリコン面を露出させ、拡散法にてＮ＋拡散領域
１７ａ、１７ｂを形成し、その後にこのＮ＋拡散領域１
７ａ、１７ｂのキャッピングを行う目的で第２酸化膜１
６を形成する。この時、同時にトランジスタ形成領域１
１のＮ＋拡散領域１７ａ、１７ｂ以外の第１酸化膜１４
ａと抵抗形成領域上の第１酸化膜１４ｂが厚くなる。こ
の第２酸化膜１６を形成するための酸化工程があること
により、Ｐ−拡散領域１５ｂの表面の不純物濃度が低下
する。
のエミッタとなるＮ＋拡散領域１７ａとＮＰＮ）ランジ
スタのコレクタとなるＮ４拡散領域］、 ７ ｂを形成
するために第１酸化膜１４ａの所定部分をエツチング除
去し、シリコン面を露出させ、拡散法にてＮ＋拡散領域
１７ａ、１７ｂを形成し、その後にこのＮ＋拡散領域１
７ａ、１７ｂのキャッピングを行う目的で第２酸化膜１
６を形成する。この時、同時にトランジスタ形成領域１
１のＮ＋拡散領域１７ａ、１７ｂ以外の第１酸化膜１４
ａと抵抗形成領域上の第１酸化膜１４ｂが厚くなる。こ
の第２酸化膜１６を形成するための酸化工程があること
により、Ｐ−拡散領域１５ｂの表面の不純物濃度が低下
する。
上述した従来の半導体装置の製造方法では、バイポーラ
トランジスタのエミッタ形成前に抵抗形成用のＰ−拡散
層１５ｂを形成するためにエミッタ形成工程の熱処理ま
たはその後の熱処理によってＰ−拡散層１．５ ｂの不
純物濃度が低下するため、抵抗値が変動するという欠点
があった。
トランジスタのエミッタ形成前に抵抗形成用のＰ−拡散
層１５ｂを形成するためにエミッタ形成工程の熱処理ま
たはその後の熱処理によってＰ−拡散層１．５ ｂの不
純物濃度が低下するため、抵抗値が変動するという欠点
があった。
〔課題を解決するための手段〕
本発明の半導体装置の製造方法は、半導体基板上にＣＶ
Ｄ法により絶縁膜を形成する工程と、前記絶縁膜を熱処
理したのちこの絶縁膜を通して不純物をイオン注入し抵
抗形成用の不純物拡散層を形成する工程とを含んで構成
される。
Ｄ法により絶縁膜を形成する工程と、前記絶縁膜を熱処
理したのちこの絶縁膜を通して不純物をイオン注入し抵
抗形成用の不純物拡散層を形成する工程とを含んで構成
される。
以下に、本発明について図面を参照して説明する。
第１図（ａ）〜（ｃ）は本発明の一実施例を説明するた
めの工程順に示した半導体チップの断面図であり、特に
抵抗形成部分を示している。
めの工程順に示した半導体チップの断面図であり、特に
抵抗形成部分を示している。
まず第１図（ａ）に示すように、Ｐ−３ｉ基板４上にＮ
＋埋め込み層３．Ｎ−エピタキシャル層１を形成したの
ち、素子形成領域以外にフィールド酸化膜２を形成する
。そして他の素子形成領域に従来例と同一の操作により
バイポーラトランジスタのエミッタを形成する。
＋埋め込み層３．Ｎ−エピタキシャル層１を形成したの
ち、素子形成領域以外にフィールド酸化膜２を形成する
。そして他の素子形成領域に従来例と同一の操作により
バイポーラトランジスタのエミッタを形成する。
次いで第１図（ｂ）に示すようにチャネリング現象防止
の目的に使用するＣＶＤ酸化膜５を１５００人成長させ
、さらに８５０℃のＮ２雰囲気の拡散炉において３０分
の熱処理を行う。この熱処理の目的は疎なＣＶＤ酸化膜
５では十分なチャネリング防止効果が得られないため、
熱処理を行って焼きしめることにより密の酸化膜に変化
させる事である。次で所望の抵抗値を得るために所定の
条件でボロンイオン６を注入しＰ−拡散層９を形成する
。
の目的に使用するＣＶＤ酸化膜５を１５００人成長させ
、さらに８５０℃のＮ２雰囲気の拡散炉において３０分
の熱処理を行う。この熱処理の目的は疎なＣＶＤ酸化膜
５では十分なチャネリング防止効果が得られないため、
熱処理を行って焼きしめることにより密の酸化膜に変化
させる事である。次で所望の抵抗値を得るために所定の
条件でボロンイオン６を注入しＰ−拡散層９を形成する
。
次いで第１図（Ｃ）に示すように、ＣＶＤ酸化膜５の上
にＢＰＳＧ膜７を形成し、ＢＰＳＧ膜７のリフローと同
時に抵抗領域となるＰ−拡散層９のアニーリングを行う
。その後コンタクトホールを開孔しアルミ電極７を形成
する。
にＢＰＳＧ膜７を形成し、ＢＰＳＧ膜７のリフローと同
時に抵抗領域となるＰ−拡散層９のアニーリングを行う
。その後コンタクトホールを開孔しアルミ電極７を形成
する。
以上説明したように本発明は、疎なＣＶＤ酸化膜を熱処
理することにより密の酸化膜に変化させ、バイポーラト
ランジスタのエミッタ形成後の抵抗形成時のチャネリン
グ防止用の酸化膜として使用することにより、抵抗形成
用の拡散層の不純物濃度の変動を抑制できるため、抵抗
値変動の少い高精度の抵抗を有する半導体装置を形成で
きる効果がある。
理することにより密の酸化膜に変化させ、バイポーラト
ランジスタのエミッタ形成後の抵抗形成時のチャネリン
グ防止用の酸化膜として使用することにより、抵抗形成
用の拡散層の不純物濃度の変動を抑制できるため、抵抗
値変動の少い高精度の抵抗を有する半導体装置を形成で
きる効果がある。
第１図は本発明の一実施例を説明するための半導体チッ
プの断面図、第２図は従来例を説明するための半導体チ
ップの断面図である。 １・・・Ｎ−エピタキシャル層、２・・・フィールド酸
化膜、３・・・Ｎ＋埋め込み層、４・・・Ｐ−８ｉ基板
、５・・・ＣＶＤ酸化膜、６・・・ボロンイオン、７・
・・アルミ電極、８・・・ＢＰＳＧ膜、９・・・Ｐ−拡
散層、１０・・・酸化膜、１１・・・トランジスタ形成
領域、１２・・・抵抗形成領域、１３・・・Ｐ＋絶縁領
域、１４ａ。 １４ ｂ ・・・第１酸化膜、１５ａ、１５ｂ・ Ｐ−
拡散領域、１６ ・・・第２酸化膜、１７ ａ、 １７
ｂ−Ｎ”拡散領域、１８・・・フォトレジスト膜。
プの断面図、第２図は従来例を説明するための半導体チ
ップの断面図である。 １・・・Ｎ−エピタキシャル層、２・・・フィールド酸
化膜、３・・・Ｎ＋埋め込み層、４・・・Ｐ−８ｉ基板
、５・・・ＣＶＤ酸化膜、６・・・ボロンイオン、７・
・・アルミ電極、８・・・ＢＰＳＧ膜、９・・・Ｐ−拡
散層、１０・・・酸化膜、１１・・・トランジスタ形成
領域、１２・・・抵抗形成領域、１３・・・Ｐ＋絶縁領
域、１４ａ。 １４ ｂ ・・・第１酸化膜、１５ａ、１５ｂ・ Ｐ−
拡散領域、１６ ・・・第２酸化膜、１７ ａ、 １７
ｂ−Ｎ”拡散領域、１８・・・フォトレジスト膜。
Claims (1)
- 半導体基板上にＣＶＤ法により絶縁膜を形成する工程
と、前記絶縁膜を熱処理したのちこの絶縁膜を通して不
純物をイオン注入し抵抗形成用の不純物拡散層を形成す
る工程とを含むことを特徴とする半導体装置の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29594290A JPH04168764A (ja) | 1990-11-01 | 1990-11-01 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29594290A JPH04168764A (ja) | 1990-11-01 | 1990-11-01 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04168764A true JPH04168764A (ja) | 1992-06-16 |
Family
ID=17827107
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29594290A Pending JPH04168764A (ja) | 1990-11-01 | 1990-11-01 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04168764A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2857503A1 (fr) * | 2003-07-10 | 2005-01-14 | Soitec Silicon On Insulator | Procede d'implantation au travers d'une surface irreguliere |
| US7001832B2 (en) | 2004-03-10 | 2006-02-21 | S.O.I.Tec Silicon On Insulator Technologies S.A. | Method for limiting slip lines in a semiconductor substrate |
-
1990
- 1990-11-01 JP JP29594290A patent/JPH04168764A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2857503A1 (fr) * | 2003-07-10 | 2005-01-14 | Soitec Silicon On Insulator | Procede d'implantation au travers d'une surface irreguliere |
| WO2005008756A1 (fr) * | 2003-07-10 | 2005-01-27 | S.O.I.Tec Silicon On Insulator Technologies | Procede d’implantation au travers d’une surface irreguliere |
| US7018913B2 (en) | 2003-07-10 | 2006-03-28 | S.O.I.Tec Silicon On Insulator Technologies S.A. | Method for implanting atomic species through an uneven surface of a semiconductor layer |
| US7265435B2 (en) | 2003-07-10 | 2007-09-04 | S.O.I.Tec Silicon On Insulator Technologies | Method for implanting atomic species through an uneven surface of a semiconductor layer |
| CN100419961C (zh) * | 2003-07-10 | 2008-09-17 | S.O.I.Tec绝缘体上硅技术公司 | 用于通过不规则表面注入的方法 |
| US7001832B2 (en) | 2004-03-10 | 2006-02-21 | S.O.I.Tec Silicon On Insulator Technologies S.A. | Method for limiting slip lines in a semiconductor substrate |
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