JPH09500760A - ヒ素注入エミッタを有する半導体デバイスの製造プロセス - Google Patents

ヒ素注入エミッタを有する半導体デバイスの製造プロセス

Info

Publication number
JPH09500760A
JPH09500760A JP7504626A JP50462695A JPH09500760A JP H09500760 A JPH09500760 A JP H09500760A JP 7504626 A JP7504626 A JP 7504626A JP 50462695 A JP50462695 A JP 50462695A JP H09500760 A JPH09500760 A JP H09500760A
Authority
JP
Japan
Prior art keywords
region
epitaxial layer
window
insulating
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP7504626A
Other languages
English (en)
Inventor
レッドフォード，マーク
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
National Semiconductor Corp
Original Assignee
National Semiconductor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by National Semiconductor Corp filed Critical National Semiconductor Corp
Publication of JPH09500760A publication Critical patent/JPH09500760A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H01L21/2652—Through-implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/761—PN junctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/66166—Resistors with PN junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/66181—Conductor-insulator-semiconductor capacitors, e.g. trench capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/6625—Lateral transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66257—Schottky transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66272—Silicon vertical transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Toxicology (AREA)
  • Health & Medical Sciences (AREA)
  • Bipolar Transistors (AREA)

Abstract

(57)【要約】 ヒ素注入エミッタを有するバイポーラトランジスタの製造プロセスであって、コレクタコンタクト領域、ベース領域、及び絶縁領域を規定する窓を提供するようにエピタキシャル層をマスクするステップを含む。コレクタコンタクト領域を規定する窓を介して前記エピタキシャル層にリンイオンが導入され、ベース領域及び絶縁領域を規定する窓を介して前記エピタキシャル層にホウ素イオンが導入される。また、エピタキシャル層は、ベース領域内にエミッタ領域を規定する窓と、ベース領域、コレクタコンタクト領域、及び絶縁領域とのオーム接触のための窓とを提供するようにマスクされる。次いで、エミッタ領域を規定する窓を介してエピタキシャル層にヒ素イオンが導入され、オーム接触のための窓を介してエミッタ領域、ベース領域、コレクタ領域、及び絶縁領域に対して電気的接続が提供される。

Description

【発明の詳細な説明】 ヒ素注入エミッタを有する半導体デバイスの製造プロセス発明の背景 本発明は半導体デバイスの製造プロセスに関し、特に、ヒ素注入エミッタ(ars enic emitter)を有する半導体デバイスの製造プロセスに関する（が、これに限 定されるものではない）。従来技術の説明 ＮＰＮトランジスタは、バイポーラ集積回路の基本的な回路素子である。構造 的には、バイポーラＮＰＮトランジスタは、Ｐ型ベースにより分離されたＮ型コ レクタ及びＮ型エミッタを有している。そのコレクタは、Ｐ型基板の上部に配設 されたＮ型材料のアイランドであり、ベース領域は、コレクタ領域内に配設され たＰ型材料のアイランドであり、エミッタは、ベース内に配設されたＮ型材料の アイランドである。それらのコレクタ、エミッタ、及びベースには電気的な接点 が配設されている。コレクタの内部抵抗が最小限になるように、ベースコンタク ト及びコレクタコンタクトの下に抵抗値の低い層が配設されている。コレクタ領 域は、Ｐ型基板の上部に形成されたＮ型のエピタキシャル層であり、Ｐ型絶縁領 域又は酸化ケイ素領域により隣接するデバイスから絶縁されている。 半導体デバイスの製造における重要な考慮事項は、回路密度である。回路密度 が高いほど、単一のウェハ上に一層多くのデバイスを製造することが可能となり 、これにより個々の回路の コストが下がることになる。回路密度に悪影響を与える要因は、ドープ領域の横 拡散及びマスクのアライメントである。 改善された回路密度を有する半導体デバイスを提供するために、リン注入エミ ッタを有するＮＰＮトランジスタがこれまで用いられてきた。しかしながら、リ ン注入エミッタを有するＮＰＮトランジスタを製造する際の主な関心事として、 ウェハにわたって発生するベータ変動がある。このベータ変動は、製造プロセス 中にウェハにわたって生じる温度変動に起因するものであると考えられている。 即ち、低い拡散温度では、リンに関する拡散係数が変動し、これにより、エミッ タ-ベース・ピンチ抵抗が変動し、従ってベータ値が変動することになる。 よって、高い電流利得及び降伏電圧、高い周波数応答、高いＳ／Ｎ比、及び回 路密度を犠牲にすることなく、ウェハにわたるベータ変動を実質的に排除する、 バイポーラトランジスタを製造するための歩留まりの高いプロセスが必要とされ ている。本発明は、かかるプロセスに関するものである。発明の概要 本発明によれば、ウェハにバイポーラトランジスタを製造するためのプロセス が提供される。そのウェハは、第１の導電型のシリコン基板と、第２の導電型の エピタキシャル層と、前記シリコン基板の一部と前記エピタキシャル層との間に 配設された第２の導電型の埋込層とを備えた半導体構造を有するものである。本 プロセスは、以下に示す各ステップを有するものである。 (1)ウェハのエピタキシャル層にコレクタコンタクト領域、ベース領域、及び絶 縁領域を規定する窓を設けるように前記エピタキシャル層をマスクし、 (2)前記ベース領域及び前記絶縁領域を規定する前記窓をマスクし、 (3)前記コレクタコンタクト領域を規定する前記窓を介して前記エピタキシャル 層の前記コレクタコンタクト領域内にヒ素イオンを導入し、 (4)前記コレクタコンタクト領域及び前記ベース領域を規定する前記窓をマスク し、 (5)前記絶縁領域を規定する前記窓を介して前記エピタキシャル層内にアルミニ ウムイオンを導入し、 (6)前記コレクタコンタクト領域を規定する前記窓をマスクし、 (7)前記ベース領域及び前記絶縁領域を規定する前記窓を介して前記エピタキシ ャル層内にホウ素イオンを導入し、 (8)前記ベース領域内にエミッタ領域を規定するための窓と、前記ベース領域、 前記コレクタコンタクト領域、及び前記絶縁領域とのオーム接触を提供するため の窓とを提供するように前記ウェハの前記エピタキシャル層をマスクし、 (9)前記ベース領域及び前記絶縁領域とのオーム接触を規定する窓を少なくとも マスクし、 (10)前記エミッタ領域を規定する前記窓を介して前記エピタキシャル層の前記エ ミッタ領域内にヒ素イオンを導入し、 (11)前記エミッタ領域を規定する窓と、前記エピタキシャル層 の前記ベース領域、前記コレクタコンタクト領域、及び前記絶縁領域とのオーム 接触を提供するための窓とを介して、前記エミッタ領域、前記ベース領域、前記 コレクタ領域、及び前記絶縁領域との電気的接続を形成する。 本発明の重要な側面は、導電型不純物としてヒ素イオン及びホウ素イオンを用 いて製作されたバイポーラトランジスタは、ウェハにわたるベータ変動を受ける ことがなく、そのベース、エミッタ、及びエミッタ-ベースピンチ抵抗が、導電 型不純物の１つとしてリンイオンを用いたバイポーラトランジスタとほぼ同じに なる、ということにある。即ち、導電性不純物としてヒ素イオン及びホウ素イオ ンを用いる本発明のプロセスに従って製造されたバイポーラトランジスタは、リ ンによるプロセス技術を用いて製造されたバイポーラトランジスタと同様の電気 的特性を有するが、本発明のプロセスに従って製造されたバイポーラトランジス タは、リンによるプロセス技術を用いて製造されたバイポーラトランジスタの場 合とは異なり、ウェハにわたりベータ変動が生じることがないものとなる。 したがって、本発明の目的は、所望の電気的特性を有すると共にウェハにわた りベータ変動が生じることのない、ウェハに配設されたバイポーラトランジスタ を提供することにある。 本発明の別の目的は、上述の目的を達成する一方、第１の導電型のシリコン基 板と、第２の導電型のエピタキシャル層と、前記基板及び前記エピタキシャル層 の一部の間に配設された第２の導電型の埋込層とを有するウェハにバイポーラト ランジス タを製造するための改善されたプロセスを提供することにある。 本発明の他の目的、特徴、及び利点は、以下の詳細な説明を添付図面及び請求 の範囲に関連して読むことにより、明らかとなろう。 図面の簡単な説明 図１は、本発明によるＮＰＮトランジスタの製造プロセスで埋込層を形成した 後のウェハを示す断面図である。 図２は、コレクタコンタクト領域、ベース領域、及びエミッタ領域を規定する ために第１の酸化物層に開口部を形成した後のウェハを示す断面図である。 図３は、コレクタコンタクト領域の注入(implantation)後のウェハを示す断面 図である。 図４は、絶縁領域の注入後のウェハを示す断面図である。 図５は、ベース領域の注入後のウェハを示す断面図である。 図６は、第２の酸化物層を堆積させ、及び、エミッタ領域とオーム接触領域と を規定するために前記第２の酸化物層に開口部を形成した後のウェハを示す断面 図である。 図７は、エミッタ領域を注入した後のウェハを示す断面図である。 図８は、メタライゼーション層の堆積及びパターニングを行った後のウェハを 示す断面図である。 図９は、本発明のプロセスに従って製造されたショットキートランジスタを示 す断面図である。 図１０は、本発明のプロセスに従って製造されたコンデンサ を示す断面図である。 図１１は、本発明のプロセスに従って製造されたインプラント(implant)抵抗 を示す断面図である。 図１２は、本発明のプロセスに従って製造されたラテラル(lateral)ＰＮＰト ランジスタを示す断面図である。 詳細な説明 本発明は、バイポーラトランジスタその他の回路素子を有する集積回路を製造 するためのプロセスに関する。ＮＰＮバイポーラトランジスタの製造プロセスに ついて、図１ないし図８を参照して以下で詳述する。 図１は、Ｐ型シリコン基板12を示すものである。このシリコン基板12は、ミラ ー係数により示されるような結晶方位「111」を有し、また1.1〜3.0Ω・cmの範 囲の抵抗値を有している。シリコン基板12の表面は、好適には、最も近い方向「 110」に向かって方向「111」から4.5度だけずれて位置決めされる。かかる基板 は一般にバイポーラデバイスの製造に使用されるものである。 ここで使用する「基板」という用語は、集積回路が上部又は部分的に内部に製 造されるシリコンのＰ型領域のことを指しており、また、「ウェハ」という用語 は、前記基板と、その基板の上部に製造される構造及び素子とを含むものである 。 先ず、ウェハ14が熱酸化されて、シリコン基板12の上面に二酸化ケイ素（酸化 ケイ素）16が形成される。この酸化物の厚さは、ほぼ8000Åとするのが望ましい 。 埋込層の形成を可能とするための窓18を二酸化ケイ素層16に 形成するために、第１のマスクを使用して基板12の一部に第１のマスク層（図示 せず）が堆積される。これは好適には以下の各ステップにより写真製版的に行わ れる。 (a)基板12をフォトレジスト層でコーティングし、(b)そのフォトレジスト層を埋 込層マスクを用いて露出し、(c)そのフォトレジストの現像を行って二酸化ケイ 素層16の一部を露出させ、(d)その露出した二酸化ケイ素層16を基板12までエッ チングし、(e)残りのフォトレジストを基板12から剥離させる。 従って、基板12は、二酸化ケイ素層16の窓18を介して露出した部分を有している 。 次いで、Ｎ型不純物、好適にはアンチモンが、Ｐ基板に注入されて、重ドープ (heavily doped)Ｎ＋埋込層20が形成される。この埋込層20は、後にＮＰＮトラ ンジスタのコレクタの重ドープ部分として作用することになる。埋込層20の形成 後、二酸化ケイ素層16がフッ化水素酸でのエッチングにより除去される。 図２に示すように、次いで埋込層20及び基板12の上部にエピタキシャル層22を 形成するために、ジクロロシランが基板12に塗布される。そのエピタキシャル層 22は、軽ドープ(lightly doped)Ｎ導電体であり、基板12と同じ結晶方位を有し ている。エピタキシャル層22の厚さ及び抵抗値は、トランジスタの動作特性（例 えば、利得及び降伏電圧）に影響を与えるものとなる。15Ｖの動作電圧と35Ｖの 降伏電圧とを有するＮＰＮトランジスタの場合、エピタキシャル層22は好適には 、その厚さが2.5〜3.1μm、抵抗値が0.7〜1.1Ω・cmとなり、その最適値は各範 囲の中 央の値となる。 前記抵抗値が前記範囲外まで低下すると、トランジスタの降伏電圧又は利得が許 容不可能なレベルまで低下することになる。ドーパントとして水素化ヒ素を用い た化学蒸着技術を採用することにより、エピタキシャル層22の形成時に適切な結 果が得られた。その水素化ヒ素（即ち、ドーパント）の濃度により、結果的に生 じるエピタキシャル層22の抵抗値が制御される。 次いで、エピタキシャル層22の上面が酸化されて、二酸化ケイ素層24が形成さ れる。この二酸化ケイ素層24は、高温下で酸化雰囲気中にウェハ14を配置するこ とにより成長する。好適には、エピタキシャル層22は、ほぼ1000Åの公称厚さの 二酸化ケイ素層24が形成されるまで酸化させられる。 必要であれば、低圧化学蒸着を用いることにより、二酸化ケイ素層24の上部に 窒化ケイ素層26を堆積させることができる。窒化ケイ素層26は、ウェハ14へのバ イポーラトランジスタの製造における後続の酸化物のエッチングステップの分解 能を改善するものであり、ほほ2800Åの公称厚さを有していることが望ましい。 窓28,30,32は、第１のマスクを塗布することにより窒化ケイ素層26の選択部分 上に形成された第１のマスク層33により、二酸化ケイ素層24及び窒化ケイ素層26 にそれぞれ規定される。窓28,30,32が形成されることにより、エピタキシャル層 22の上面が露出して、コレクタコンタクト領域34、ベース領域36、及び絶縁領域 38が規定される。絶縁領域38は、コレクタコンタクト 領域34、ベース領域36、及び埋込層20を取り囲んでいる。単一のマスクで３つの 領域の全てを規定することにより、それら３つの領域の位置が互いに対してセル フアラインされる。これにより、マスクアライメントの公差について補償を行う 必要がなくなり、回路密度が増大することになる。以下で説明する後続のプロセ スステップでは、ウェハ14の他の領域のイオン注入時に選択的に層のマスクを行 うことにより、所定領域がマスクされることになる。 エピタキシャル層22の上面への窓28,30,32の形成が完了すると、そのエピタキ シャル層22の露出領域が酸化される（図３参照）。このエピタキシャル層22の露 出領域の酸化は、約1000Åの公称厚さまで二酸化ケイ素層40を熱成長させること により達成される。従って、後続のコレクタコンタクト領域34及び絶縁領域38の イオン注入を二酸化ケイ素層40を介して行うことが可能となり、イオンチャネリ ング(ion channeling)の問題が大幅に軽減される。 エピタキシャル層22の露出領域の熱酸化が完了して所望の二酸化ケイ素層40が 設けられた後、第２のマスクを塗布することにより、ベース領域36及び絶縁領域 38上に第２のマスク層42が堆積される。この第２のマスク層42を形成するために 、ウェハ14の上面がフォトレジスト材料の層でコーティングされ、次いでそのフ ォトレジスト材料をマスクを介して露出させることにより、そのフォトレジスト 材料が現像される。その現像後、第２のマスク層42がベース領域36及び絶縁領域 38を覆う一方、コ レクタコンタクト領域34は露出したままとなる。第２のマスク層42は、ベース領 域36及び絶縁領域38よりも大きなものとなる。従って、コレクタコンタクト領域 34が露出すると共にベース領域36及び絶縁領域38が覆われることが確実となるよ う第２のマスク層42のアライメントが十分に精確であれば、ウェハ14に対する第 ２のマスク層42のアライメントは決定的なものとはならない。 次いで、コレクタコンタクト領域34に注入が行われて、重ドープＮ＋領域44が 形成される。約80KeVの注入エネルギーで、及び1cm2当たり約1×1015(1 e＋15) 個のリン原子を提供するのに十分な用量で、二酸化ケイ素層40を介してリン原子 が注入される。このプロセスステップにおけるウェハ14を図３に示す。結果的に 生じる重ドープＮ＋領域44は、Ｎ＋埋込層20までは延びない。 その後、絶縁領域38がドープされ、以下の手順を用いてコレクタコンタクト領 域34及びベース領域36がマスクされる。第２のマスク層42が除去され、フォトレ ジスト材料からなる第３のマスク層46が、図４に示すようにコレクタコンタクト 領域34及びベース領域36上に形成される。絶縁領域38を露出させるために、第３ のマスク層46の一部が部分的に除去される。第３のマスク層46は、大きめに形成 されている(oversize)ので、そのアライメントは決定的なものとはならない。 次いで、絶縁領域38が二酸化ケイ素層40を介してアルミニウムイオンでイオン 注入されて、重ドープＰ＋領域48が形成され る。アルミニウムイオンの注入エネルギー及び用量は決定的なものではないが、 アルミニウムイオンの注入に用いられる注入エネルギーが約120KeVであり、アル ミニウムイオンの用量が1cm2当たり約５×1014個のアルミニウム原子を提供する のに十分なものである場合には、望ましい結果を得ることができる。 アルミニウムイオンの注入後、アルミニウムイオンの拡散が生じるように、コ レクタコンタクト領域34及び絶縁領域38のアニーリングが行われる。かかる処理 は、第３のマスク層46を除去し、その後、ウェハ14を拡散炉において約175〜195 分にわたり窒素雰囲気中で摂氏約1000度の高温に加熱することにより達成される 。その高温において、アニーリングが生じて、イオン注入により生じた結晶格子 の損傷が修復される。ドーパントイオンの拡散もまた生じ、これによりドープ領 域が拡がることになる。コレクタコンタクト領域34、絶縁領域38、及び埋込Ｎ＋ 領域20のサイズは全て拡張する。しかし、この時点ではまだ、Ｐ＋ドープ絶縁領 域38は、トランジスタの電気的絶縁を完成させるためにＰ基板12と結合されては いない。後続の拡散ステップを用いて、Ｐ＋ドープ絶縁領域38とＰ基板12とが結 合される。 本発明の重要な側面は、アルミニウムのドープによる絶縁を用いる点にある。 周知の酸化物による絶縁は実際的なものではない。これは、リニア(linear)トラ ンジスタに用いるエピタキシャル層が比較的厚いからである。ホウ素のドープに よる絶縁は、過度の横方向の拡散を生じるものとなる。これは、ホウ素の低拡散 率と、ドーパントが拡散しなければならないエピタキ シャル層の厚さとの組み合わせに起因するものである。ドーパントとしてアルミ ニウムを用いる利点は２つあり、即ち(1)ホウ素のドープによる絶縁の場合と比 較して、拡散炉内での総時間が短縮され、その結果、埋込層の上方への拡散が低 減されて、遥かに薄いエピタキシャル層を用いることが可能となり、(2)横方向 への拡散が低減され、これにより、回路素子の間隔を一層近接させることが可能 となり、従って回路密度が増大する。 一層厚い二酸化ケイ素層50を設けることができるように、二酸化ケイ素層40を 除去することが望ましい。この一層厚い二酸化ケイ素層50は、後続のエッチング ステップにおいてエピタキシャル層22の表面を一層良好に保護するものとなる。 この一層厚い二酸化ケイ素層50は、約1000Åの公称厚さに熱形成されることが望 ましい。代替的には、もう１つの選択肢として、二酸化ケイ素層40を酸化させて 更に350Å〜現存の650Åの二酸化ケイ素層40を形成する、という方法がある。も ちろん、当初の二酸化ケイ素層40のみを用いてプロセスを続行することも可能で あるが、後続のドライエッチングの際にエミッタ領域に損傷を加える危険性が生 じることになる。 図５に示すように、次のプロセスステップには、ベース領域36のドープとコレ クタコンタクト領域34のマスクとが含まれる。コレクタコンタクト領域34を覆う フォトレジストの第４のマスク層52が（第４のマスクを用いて）形成される一方 、ベース領域36及び絶縁領域38は露出状態に維持される。次いで、ホウ素イオン が、一層厚い二酸化ケイ素層50を介してベース領域36及び 絶縁領域38内に、約35KeVの注入エネルギー及び約3.1×1014個（ホウ素原子数） ／cm2の用量で注入されて重ドープＰ＋領域54が形成される一方、絶縁領域38の ドープにより埋込Ｐ＋領域48が増大される。ベース領域36は、それ以降の注入が 必要ないように、この注入ステップにより十分にドープされる。随意選択的に、 絶縁領域38をマスクして、その絶縁領域38へのホウ素イオンの注入を防止するこ とも可能である。 次いで、摂氏約1000度に保たれた炉の中に、約175〜195分間だけウェハ14を配 置することにより、注入後のベース領域36、及び注入後の絶縁領域38のアニーリ ング及び拡散が窒素雰囲気中で行われる。この高温で、全てのドープ領域のサイ ズが増大する。更に、ベース領域36及び絶縁領域38における結晶格子がアニーリ ングされて注入による損傷が修復される。図５に示すように、この拡散ステップ により、Ｐ＋領域48が下方へと拡散して絶縁領域38及びＰ基板12が接合し、これ により、エピタキシャル層22のうちトランジスタが形成される部分が絶縁される 。 次いで、窒化ケイ素層26が除去されて二酸化ケイ素層50が露出する。これは、 熱リン酸(hot phosphoric acid)を用いたエッチングにより達成することができ る。随意選択の次のステップとして、二酸化ケイ素層50を介してエピタキシャル 層22の上面に少量のヒ素を注入することができる。この注入は、電界(field)し きい値を調節する働きをし、表面反転(surface inversion)の問題が生じる場合 にのみ必要となる。 図６に示すように、二酸化ケイ素層50の上部には二酸化ケイ 素層56が堆積される。摂氏約750度又はそれ未満の温度で行われる酸化物堆積プ ロセスであれは、あらゆるプロセスを用いることが可能である。しかし、摂氏約 420度で低温酸化物（ＬＴＯ）プロセスを用いて約4000Åの二酸化ケイ素を堆積 させた場合に望ましい結果を得ることができる。プロセス温度を下げることによ り、高温で生じるベース領域36の欠陥の形成を防止することができる。 窓58,60,62,64を二酸化ケイ素層50,56に規定するため、第５のマスクを塗布す ることにより二酸化ケイ素層56上に第５のマスク層（図示せず）が堆積される。 窓58,60,62は、絶縁領域38、コレクタコンタクト領域34、及びベース領域36のう ちオーム接触として用いられるべき範囲を露出させ、窓64は、ベース領域36のう ちエミッタが形成されることになるエミッタ領域66（図７参照）を規定する範囲 を露出させる。次いで、二酸化ケイ素層50,56のうち窓58,60,62,64の境界内にあ る部分がエッチングされて、図６に示すようなウェハ14となる。 図７において、エミッタ領域66がドープされる一方、ベース領域36及び絶縁領 域38がマスクされる。絶縁領域38及びベース領域36を覆う第６のマスクを用いて 、フォトレジストからなる第６のマスク層68が形成され、コレクタコンタクト領 域34及びエミッタ領域66は露出されたままとなる。次いで、ヒ素イオンが、エミ ッタ領域66及びコレクタコンタクト領域34内に、約50KeVの注入エネルギー及び 約7.5×1015個（ヒ素原子数）／cm2の用量で注入され、これにより重ドープＮ＋ 領域が形成され、コ レクタコンタクト領域34のドープに追加される。随意選択的に、第６のマスク層 68によりコレクタコンタクト領域34を覆って、それ以上の注入を防止することも できる。ヒ素イオンの所望の注入が達成された際に、第６のマスク層68を剥離し 、ウェハ14を窒素雰囲気中で約240〜270分にわたり摂氏約1000度に加熱すること により、注入された領域のアニーリングが行われる。 本プロセスの残りは、従来のメタライゼーションステップによって決まる。第 １の金属層が堆積され、次いで周知のマスク及びエッチングプロセスによりパタ ーニングされ、次いで合金化されて、下方に位置するシリコン基板12との良好な 接触が確立される。従って、図８に示すウェハ14は、メタルコンタクト70,72,74 ,76を備えており、それらのメタルコンタクトは、シリコン基板12、コレクタコ ンタクト領域34、ベース領域36、及びエミッタ領域66にそれぞれ接続されている 。 第２の金属接続層を形成することが望ましい場合には、その第２の金属層が第 １の金属層から絶縁されるように第１の金属層上に二酸化ケイ素層を堆積させる 。次いで、その堆積された二酸化ケイ素層及び第２の金属層に窓が形成される。 その金属は、別のマスクプロセスによりパターニングされ、次いで合金化される 。ウェハ14の上部にパッシベーション(passivation)酸化物が堆積され、次いで 外部コンタクトパッドに窓が形成される。これで、ウェハ14はダイシングが可能 な状態となる。 図１ないし図８に関する上述のバイポーラトランジスタの製造プロセスは、１ ＤプロセスシミュレータＳＵＰＲＥＭ−３、 及び２ＤデバイスシミュレータＰＩＳＣＥＳ−２Ｂを使用して、シミュレートし たものである。本プロセスの目標値に加え、考慮に入れたその他の因子は、エピ タキシャル仕様の上端における絶縁能力と注入抵抗シートの抵抗値を維持する能 力である。ベース拡散及びエミッタ拡散時のウェハの傾斜(ramping)は摂氏800度 からであり、ベース幅の目標値は4500Åであった。その結果としての最適化によ り得られた値を次の表１に示す。 次いで、本発明のプロセスによる絶縁及び抵抗の抵抗値に対する影響を調査し た。絶縁は、80KeV及び120KeVのアルミニウム注入エネルギーに関してエピタキ シャル厚さ仕様の上端で達成されることが分かった。しかし、注入抵抗は、1.55 KΩ/□まで低下し、その深さがベース及びエミッタでの駆動時間の増大に起因し て0.321μm〜0.656μmまで増大することが分かった。２KΩ/□についての再目標 への最適化を行い、用量を2.9×1013から2.05×1013へと減らすことにより抵抗 値が回復された。また、40KeV又は44KeVの注入エネルギーで注入を行った場合に は実質的に差は存在しない、ということが分かった。 米国特許第4,648,909号で開示されているプロセスに従って作成されたリン注 入エミッタと、本発明のプロセスに従って作成されたヒ素注入エミッタとの、抵 抗値及びxjの比較を次の表２に示す。 米国特許第4,648,909号で開示されているプロセスに従って作成されたリン注 入エミッタと、本発明のプロセスに従って作成されたヒ素注入エミッタとの、ベ ータ及びＬＶceoの比較を２ＤデバイスシミュレータＰＩＳＣＥＳ−２Ｂを用い て行った。その結果を次の表３に示す。 ヒ素注入エミッタの結果としてベータがほぼ15％だけ増大することに留意され たい。これは、エミッタ拡散プロセスで容易に細密に調整することができる。し かし、それら２つのエミッタのＬＶceoは実質的に同じになる。上記データを分 析することにより、それら２つのエミッタのＮＰＮベータパラメータの差は、あ る程度ベータにより駆動される電子なだれ（エミッタ加速）に起因するものであ る、ということが分かった。 ヒ素注入エミッタを有するバイポーラトランジスタを製造するための本発明に よるプロセスを更に説明するために、以下の実施例を例示する。しかし、この実 施例は、単に例示を目的としたものであり、本発明の範囲を制限するものと解釈 されるべきではない、ということを理解されたい。 実施例 本発明のプロセスに従って、ヒ素エピタクシを有する５つのシリコンウェハを 処理した。エミッタ拡散時に、ソーク時間が197分であった当初のウェハは160の ベータを提供する。残りのシリコンウェハについてのソーク時間は180分に短縮 され、それらの残りのウェハのベータは120となり、かかるウェハのＬＶｃeoは1 8〜19Ｖとなる。リン注入エミッタを有するシリコンウェハの典型的なベータは ほぼ100であり、ＬＶceoは約18Ｖである。ヒ素注入エミッタを有するバイポーラ トランジスタについての ベータ及びＬＶceoの測定はエミッタ拡散の後に行われ、かかる測定は電気的な 検査手順では行われなかった、ということに留意されたい。 次いで、本発明のプロセスに従って製造された、ヒ素注入エミッタを有するバ イポーラトランジスタの特性を、リン注入エミッタを有するバイポーラトランジ スタの類似した特性と比較した。その結果として得られた比較データは次の通り である。 Ｒｈｏエピタクシ及びＲｈｏベースを除き、ヒ素注入エミッタを有するバイポ ーラトランジスタの電気的検査パラメータは、リン注入エミッタを有するバイポ ーラトランジスタと類似した値となっている。 本発明に従って作成されたバイポーラトランジスタは、ヒ素注入エミッタを有 する他のタイプの半導体デバイスを提供するように修正することができる。図１ ないし図８に関する上述のプロセスに従って作成されたバイポーラトランジスタ から製造可能な半導体デバイスの例としては、ショットキートランジス タ、コンデンサ、注入抵抗、及びラテラルＰＮＰトランジスタがある。かかる半 導体デバイスの製造について、図９ないし図１２を参照して説明する。 図９において、ベース領域36及びエピタキシャル層22の上面の一部82を露出さ せるようにウェハ14の二酸化ケイ素層50,24に窓80を形成することにより、ショ ットキートランジスタが形成される。次いで、上述のウェハ14のメタライゼーシ ョンステップの直前に以下のステップが行われる。 (a)ウェハ14上に白金をスパッタし、 (b)ウェハ14を熱処理してベース領域36及びエピタキシャル層22の一部82上にケ イ化白金を形成し、 (c)ベース領域36及びエピタキシャル層22の一部82上にケイ化白金のみが残るよ うに未反応の白金を除去し、 (d)ウェハ14上にチタン及びタングステンをスパッタして、ケイ化白金とそれ以 降に塗布される金属層との間のボンディング層を形成する。 本発明のプロセスに従って作成されたウェハ14からコンデンサを製造するのに 必要なステップを図１０を参照して説明する。コンデンサを製造する場合には、 ウェハ14のコレクタコンタクト領域34の注入時にエピタキシャル層22の注入を行 うことにより、重ドープＮ＋領域90が形成される。二酸化ケイ素層56の堆積後、 二酸化ケイ素層50,56がエッチングにより除去されて、薄い二酸化ケイ素層92の みが残される。次いで、ウェハ14上にメタルコンタクト94,96が形成されると同 時にメタルコンタクト7 0,72,74,76が形成される。従って、このコンデンサは、１つの接続部としてのコ ンタクト94と、その他の接続部としてのコンタクト96及びＮ＋領域90,93と、誘 電体としての層92とから構成されるものとなる。 上述のように、本発明のプロセスに従って作成されたウェハ14から抵抗を構成 することもできる。図１１に示すように、ウェハ14のベース領域36の注入時にエ ピタキシャル層22の注入を行うことにより、２つの重ドープＰ＋領域100,102が 形成される。これとは別個にＰ＋領域104にホウ素原子が注入されてこの抵抗の 抵抗素子が形成される。領域100,102及びそれらの各メタルコンタクトにより、 抵抗との接続が形成される。 本発明のプロセスに従って作成されたウェハ14を用いてラテラルＰＮＰトラン ジスタを製造することもできる。図１２に示すように、ベース領域36の形成時に おける注入により重ドープＰ＋領域110,112が形成される。重ドープＮ＋領域114 は、ウェハ14のエミッタ領域66の形成時における注入により形成される。その後 、メタルコンタクト116,118,120が形成されて、Ｐ＋領域110,112及びＮ＋領域11 4とのオーム接触が提供される。従って、Ｐ＋領域110,112がＰＮＰトランジスタ のエミッタ及びコレクタを形成し、エピタキシャル層22がベースとなり、Ｎ＋領 域114及びコンタクト120がベースコンタクトとして機能する。 上述より、本開示の発明はバイポーラ接合トランジスタその他の回路素子を製 造するための新規で有利なプロセスを提供するものである、ということは明らか である。発明の開示を目的 として、本発明の現時点での好適実施例について説明してきたが、これに対して 多数の変更を加えることが可能であり、それら変更は、当業者にとって容易に想 達可能なものであると共に、上記で開示され及び添付請求の範囲で規定されてい る本発明の思想に含まれるものである。

Claims (1)

  1. 【特許請求の範囲】 １．第１の導電型のシリコン基板と、第２の導電型のエピタキシャル層と、前記 シリコン基板の一部と前記エピタキシャル層との間に配設された第２の導電型の 埋込層とを有するウェハにバイポーラトランジスタを製造するためのプロセスで あって、 前記ウェハの前記エピタキシャル層にコレクタコンタクト領域、ベース領域、 及び絶縁領域を規定する窓を設けるように前記エピタキシャル層をマスクし、 前記ベース領域及び前記絶縁領域を規定する前記窓をマスクし、 前記エピタキシャル層の前記コレクタコンタクト領域を規定する前記窓を介し て前記コレクタコンタクト領域内にリンイオンを導入し、 前記コレクタコンタクト領域及び前記ベース領域を規定する前記窓をマスクし 、 前記絶縁領域を規定する前記窓を介して前記エピタキシャル層内にアルミニウ ムイオンを導入し、 前記コレクタコンタクト領域を規定する前記窓をマスクし、 前記ベース領域及び前記絶縁領域を規定する前記窓を介して前記エピタキシャ ル層内にホウ素イオンを導入し、 前記ベース領域内にエミッタ領域を規定するための窓と、前記ベース領域、前 記コレクタコンタクト領域、及び前記絶縁領域とのオーム接触を提供するための 窓とを提供するように前記 ウェハの前記エピタキシャル層をマスクし、 前記ベース領域及び前記絶縁領域とのオーム接触を規定する窓を少なくともマ スクし、 前記エミッタ領域を規定する前記窓を介して前記エピタキシャル層の前記エミ ッタ領域内にヒ素イオンを導入し、 前記エミッタ領域を規定する前記窓と、前記エピタキシャル層の前記ベース領 域、前記コレクタコンタクト領域、及び前記絶縁領域とのオーム接触を提供する ための窓とを介して、前記エミッタ領域、前記ベース領域、前記コレクタ領域、 及び前記絶縁領域との電気的接続を形成する、 という各ステップを含むことを特徴とする、バイポーラトランジスタの製造プロ セス。 ２．前記窓を介して露出したエピタキシャル層を酸化させて、前記ベース領域及 び前記絶縁領域を規定する前記窓のマスク処理に先立ち二酸化ケイ素層を形成す る、というステップを更に含む、請求項１に記載のバイポーラトランジスタの製 造プロセス。 ３．前記ウェハの前記エピタキシャル層をマスクする前記ステップが、前記エピ タキシャル層にコンデンサ領域を規定する窓を設けるステップを更に含み、この バイポーラトランジスタの製造プロセスが、前記コレクタコンタクト領域を規定 する前記窓を介して前記エピタキシャル層内にヒ素イオンを導入する際に前記コ ンデンサ領域を規定する前記窓を介して前記エピタキシャル層内にヒ素イオンを 導入するステップを更に含む、請求 項１に記載のバイポーラトランジスタの製造プロセス。 ４．前記エピタキシャル層が2.5〜3.1μmの厚さと0.7〜1.1Ω・cmの抵抗値とを 有している、請求項１に記載のバイポーラトランジスタの製造プロセス。 ５．前記ウェハの前記エピタキシャル層をマスクする前記ステップが、 前記エピタキシャル層上に二酸化ケイ素層を形成し、 その二酸化ケイ素層上に窒化ケイ素層を形成する、 という各ステップを含む、請求項１に記載のバイポーラトランジスタの製造プロ セス。 ６．前記エミッタ領域を規定する前記窓を設けるように前記エピタキシャル層を マスクする前記ステップが、 前記エピタキシャル層上に少なくとも１つの二酸化ケイ素層を形成する、 というステップからなる、請求項５に記載のバイポーラトランジスタの製造プロ セス。 ７．前記リンイオンが、約80KeVのエネルギー及び約1×1015個（リン原子）/cm2 の用量で前記エピタキシャル層の前記コレクタコンタクト領域内へ導入される、 請求項６に記載のバイポーラトランジスタの製造プロセス。 ８．前記ホウ素イオンが、約35KeVのエネルギー及び約3.1×1014個（ホウ素原子 ）／cm2の用量で前記エピタキシャル層の前記ベース領域及び前記絶縁領域内に 導入される、請求項７に記載のバイポーラトランジスタの製造プロセス。 ９．前記ヒ素イオンが、約50KeVのエネルギー及び約7.5×1015個（ヒ素原子）／ cm2の用量で前記エピタキシャル層の前記エミッタ領域内に導入される、請求項 ８に記載のバイポーラトランジスタの製造プロセス。 10．第１の導電型のシリコン基板と、第２の導電型のエピタキシャル層と、前記 シリコン基板の一部と前記エピタキシャル層との間に配設された第２の導電型の 埋込層とを有するウェハにバイポーラトランジスタを製造するためのプロセスで あって、 コレクタコンタクト領域、ベース領域、及び絶縁領域を規定する窓を設けるよ うに前記ウェハの前記エピタキシャル層をマスクし、 前記エピタキシャル層のうち前記窓を介して露出した部分上に絶縁材料層を設 けるためにそのエピタキシャル層の前記露出部分を酸化させ、 前記ベース領域及び前記絶縁領域を規定する前記窓をマスクし、 リンイオンを、約80KeVのエネルギー及び約1×1015個（リン原子）/cm2の用量 で、前記エピタキシャル層の前記コレクタコンタクト領域を規定する前記窓を介 して前記コレクタコンタクト領域内へ導入し、 前記コレクタコンタクト領域及び前記ベース領域を規定する前記窓をマスクし 、 前記絶縁領域を規定する前記窓を介して前記エピタキシャル層内にアルミニウ ムイオンを導入し、 前記コレクタコンタクト領域を規定する前記窓をマスクし、 ホウ素イオンを、約35KeVのエネルギー及び約3.1×I014個（ホウ素原子）／cm2 の用量で、前記エピタキシャル層の前記ベース領域及び前記絶縁領域を規定す る前記窓を介して前記ベース領域及び前記絶縁領域内に導入し、 前記ベース領域内にエミッタ領域を規定するための窓と、前記ベース領域、前 記コレクタコンタクト領域、及び前記絶縁領域とのオーム接触を提供するための 窓とを提供するように前記ウェハの前記エピタキシャル層をマスクし、 前記ベース領域及び前記絶縁領域とのオーム接触を規定する窓を少なくともマ スクし、 ヒ素イオンを、約50KeVのエネルギー及び約7.5×1015個（ヒ素原子）／cm2の 用量で、前記エミッタ領域を規定する前記窓を介して前記エピタキシャル層内に 導入し、 前記エミッタ領域、前記ベース領域、前記コレクタコンタクト領域、及び前記 絶縁領域を規定するそれぞれの窓を介して、それらの領域との電気的接続を形成 する、 という各ステップを含むことを特徴とする、バイポーラトランジスタの製造プロ セス。 11．前記エピタキシャル層のうち前記窓を介して露出した部分上に形成された前 記絶縁材料が二酸化ケイ素である、請求項10に記載のバイポーラトランジスタの 製造プロセス。 12．前記ウェハの前記エピタキシャル層をマスクする前記ステップが、前記エピ タキシャル層にコンデンサ領域を規定する窓 を設けるステップを更に含み、このバイポーラトランジスタの製造プロセスが、 前記コレクタコンタクト領域を規定する前記窓を介して前記エピタキシャル層内 にヒ素イオンを導入する際に前記コンデンサ領域を規定する前記窓を介して前記 エピタキシャル層内にリンイオンを導入するステップを更に含む、請求項10に記 載のバイポーラトランジスタの製造プロセス。 13．前記エピタキシャル層が2.5〜3.1μmの厚さと0.7〜1.1Ω・cmの抵抗値とを 有している、請求項10に記載のバイポーラトランジスタの製造プロセス。 14．前記ウェハの前記エピタキシャル層をマスクする前記ステップが、 前記エピタキシャル層上に二酸化ケイ素層を形成し、 その二酸化ケイ素層上に窒化ケイ素層を形成する、 という各ステップを含む、請求項10に記載のバイポーラトランジスタの製造プロ セス。 15．前記第２のマスクを形成する前記ステップが、 前記エピタキシャル層上に少なくとも１つの二酸化ケイ素層を形成する、 というステップからなる、請求項13に記載のバイポーラトランジスタの製造プロ セス。 16．第１の導電型のシリコン基板と、第２の導電型のエピタキシャル層と、前記 シリコン基板の一部と前記エピタキシャル層との間に配設された第２の導電型の 埋込層とを有するウェハにバイポーラトランジスタを製造するためのプロセスで あって、 前記エピタキシャル層にコレクタコンタクト領域、ベース領域、及び絶縁領域 を規定する窓を設けるための開口部を有する第１のマスクで前記エピタキシャル 層をマスクし、 前記エピタキシャル層のうち前記窓を介して露出した部分上に二酸化ケイ素層 を設けるために前記窓を介して露出した前記エピタキシャル層を酸化させ、 フォトレジスト材料からなる第２のマスクで前記ベース領域及び前記絶縁領域 を規定する前記窓をマスクし、 そのフォトレジスト材料を現像し、 リンイオンを、約80KeVのエネルギー及び約1×1015個（リン原子）/cm2の用量 で、前記コレクタコンタクト領域を規定する前記窓を介して前記エピタキシャル 層内へ導入し、 前記第２のマスクを除去し、 第３のマスクで前記コレクタコンタクト領域及び前記ベース領域を規定する前 記窓をマスクし、 前記絶縁領域を露出させるために前記第３のマスクの一部を除去し、 前記エピタキシャル層に重ドープＰ＋領域を形成するために前記絶縁領域を規 定する前記窓を介して前記エピタキシャル層内にアルミニウムイオンを導入し、 前記第３のマスクを除去し、 前記コレクタコンタクト領域及び前記絶縁領域の拡散及びアニーリングを行う のに有効な温度まで前記ウェハを加熱して、イオン注入に起因する結晶格子の損 傷を修復すると共に前記コ レクタコンタクト領域、前記絶縁領域、及び前記埋込Ｐ＋領域のサイズを拡張さ せ、 第４のマスクで前記コレクタコンタクト領域を規定する前記窓をマスクし、 ホウ素イオンを、約35KeVの注入エネルギー及び約3.1×1014個（ホウ素原子） ／cm2の用量で、前記ベース領域及び前記絶縁領域を規定する前記窓を介して前 記エピタキシャル層内に導入し、 注入後の前記ベース領域及び注入後の前記絶縁領域のアニーリング及び拡散を 行うのに有効な温度まで前記ウェハを加熱して、イオン注入に起因する結晶格子 の損傷を修復すると共に、注入後の前記ベース領域、注入後の前記絶縁領域、及 び前記Ｐ＋領域のサイズを拡張させて前記Ｐ＋領域及び前記Ｐ基板を接合させ、 これによりエピタキシャル層22の一部を絶縁し、 前記ベース領域内にエミッタ領域を規定するための窓と、前記ベース領域、前 記コレクタコンタクト領域、及び前記絶縁領域とのオーム接触を提供するための 開口部とを提供するための開口部を有する第５のマスクで前記エピタキシャル層 をマスクし、 前記ベース領域及び前記絶縁領域とのオーム接触を提供する窓を少なくともマ スクし、 ヒ素イオンを、約50KeVの注入エネルギー及び約7.5×1015個（ヒ素原子）／cm2 の用量で、前記第５のマスクにより規定される前記エミッタ領域及び前記コレ クタコンタクト領域のための 窓を介して前記エピタキシャル層内に導入し、 前記第５のマスクを除去し、 前記エミッタ領域及び前記コレクタコンタクト領域のアニーリング及び拡散を 行うのに有効な温度まで前記ウェハを加熱して、イオン注入に起因する結晶格子 の損傷を修復し、 前記エミッタ領域、前記ベース領域、前記コレクタコンタクト領域、及び前記 絶縁領域との電気的接続を形成する、 という各ステップを含むことを特徴とする、バイポーラトランジスタの製造プロ セス。
JP7504626A 1993-07-12 1994-07-08 ヒ素注入エミッタを有する半導体デバイスの製造プロセス Pending JPH09500760A (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US9051693A 1993-07-12 1993-07-12
US08/090,516 1993-07-12
PCT/US1994/007682 WO1995002898A1 (en) 1993-07-12 1994-07-08 Process for fabricating semiconductor devices having arsenic emitters

Publications (1)

Publication Number Publication Date
JPH09500760A true JPH09500760A (ja) 1997-01-21

Family

ID=22223124

Family Applications (1)

Application Number Title Priority Date Filing Date
JP7504626A Pending JPH09500760A (ja) 1993-07-12 1994-07-08 ヒ素注入エミッタを有する半導体デバイスの製造プロセス

Country Status (4)

Country Link
EP (1) EP0710399A1 (ja)
JP (1) JPH09500760A (ja)
KR (1) KR960704351A (ja)
WO (1) WO1995002898A1 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
AU4993896A (en) * 1995-03-27 1996-10-16 Micrel, Incorporated Self-alignment technique for semiconductor devices
CN104992966B (zh) * 2015-05-21 2017-10-24 中国电子科技集团公司第十三研究所 一种热预算低的双极高频功率晶体管芯片的制作方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4309812A (en) * 1980-03-03 1982-01-12 International Business Machines Corporation Process for fabricating improved bipolar transistor utilizing selective etching
US4648909A (en) * 1984-11-28 1987-03-10 Fairchild Semiconductor Corporation Fabrication process employing special masks for the manufacture of high speed bipolar analog integrated circuits
US4910160A (en) * 1989-06-06 1990-03-20 National Semiconductor Corporation High voltage complementary NPN/PNP process
KR920007124A (ko) * 1990-09-04 1992-04-28 김광호 폴리 에미터 바이폴라 트랜지스터의 제조방법
JP2672199B2 (ja) * 1991-05-21 1997-11-05 シャープ株式会社 半導体装置の製造方法

Also Published As

Publication number Publication date
KR960704351A (ko) 1996-08-31
WO1995002898A1 (en) 1995-01-26
EP0710399A1 (en) 1996-05-08

Similar Documents

Publication Publication Date Title
US4418469A (en) Method of simultaneously forming buried resistors and bipolar transistors by ion implantation
KR100272067B1 (ko) Pnp 디바이스를 위한 p 매립층의 제조방법
US4648909A (en) Fabrication process employing special masks for the manufacture of high speed bipolar analog integrated circuits
JPH0361337B2 (ja)
US4343080A (en) Method of producing a semiconductor device
US5128272A (en) Self-aligned planar monolithic integrated circuit vertical transistor process
US4485552A (en) Complementary transistor structure and method for manufacture
US4979010A (en) VLSI self-aligned bipolar transistor
JPS5879762A (ja) サブミクロンバイポ−ラトランジスタ及びその製造方法
JPH0817182B2 (ja) 半導体装置の製造方法
US4868631A (en) Bipolar transistor with shallow junctions and capable of high packing density
US5151378A (en) Self-aligned planar monolithic integrated circuit vertical transistor process
JPH04363046A (ja) 半導体装置の製造方法
US6351021B1 (en) Low temperature coefficient resistor (TCRL)
EP0219243A2 (en) Process of manufacturing a bipolar transistor
JPH09500760A (ja) ヒ素注入エミッタを有する半導体デバイスの製造プロセス
US4416055A (en) Method of fabricating a monolithic integrated circuit structure
US6806159B2 (en) Method for manufacturing a semiconductor device with sinker contact region
JPH06204167A (ja) 半導体装置の製造方法
EP0253538A2 (en) A VLSI self-aligned bipolar transistor
US20050037588A1 (en) Method for manufacturing and structure of semiconductor device with sinker contact region
JP2745946B2 (ja) 半導体集積回路の製造方法
JPS5984469A (ja) 半導体装置の製造方法
JPH0258781B2 (ja)
JPH01108772A (ja) バイポーラトランジスタの製造方法