JPH0258781B2 - - Google Patents
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- JPH0258781B2 JPH0258781B2 JP2640182A JP2640182A JPH0258781B2 JP H0258781 B2 JPH0258781 B2 JP H0258781B2 JP 2640182 A JP2640182 A JP 2640182A JP 2640182 A JP2640182 A JP 2640182A JP H0258781 B2 JPH0258781 B2 JP H0258781B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
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Description
【発明の詳細な説明】
この発明は誘電分離構造の半導体集積回路装置
ICおよびその製造方法に関するものである。
ICおよびその製造方法に関するものである。
第１図は従来の誘電分離構造のICの一例の要
部を示す断面図である。
部を示す断面図である。
図において、１はｐ形シリコン（Si）基板、２
はｐ形Si基板１の第１の主面部の一部に形成され
たn+形コレクタ埋込み領域、３はn+形コレクタ
埋込み領域２の表面上に形成されたｎ形コレクタ
領域、４はｎ形コレクタ領域３の表面部の一部に
形成されたＰ形ベース領域、５はＰ形ベース領域
４の表面部の一部に形成されたn+形エミツタ領
域、６はｎ形コレクタ領域３の表面部のｐ形ベー
ス領域４以外の部分に形成されたn+形コレクタ
領域、７はｎ形コレクタ領域３、Ｐ形ベース領域
４およびn+形エミツタ領域５を主要構成要素と
するnpnトランジスタである。なお、第１図で
は、npnトランジスタ７のコレクタ、ベースおよ
びエミツタの各領域に接続される電極配線の図示
は省略した。８はｐ形Si基板１の第１の主面部の
n+形コレクタ埋込み領域２以外の部分に形成さ
れたp+形チヤネルカツト領域、９はnpnトランジ
スタ７を取り囲んでn+形コレクタ埋込み領域２
の表面上の端縁からp+形チヤネルカツト領域８
の表面上にわたつて形成された酸化シリコン
（SiO2）からなる誘電体分離領域である。
はｐ形Si基板１の第１の主面部の一部に形成され
たn+形コレクタ埋込み領域、３はn+形コレクタ
埋込み領域２の表面上に形成されたｎ形コレクタ
領域、４はｎ形コレクタ領域３の表面部の一部に
形成されたＰ形ベース領域、５はＰ形ベース領域
４の表面部の一部に形成されたn+形エミツタ領
域、６はｎ形コレクタ領域３の表面部のｐ形ベー
ス領域４以外の部分に形成されたn+形コレクタ
領域、７はｎ形コレクタ領域３、Ｐ形ベース領域
４およびn+形エミツタ領域５を主要構成要素と
するnpnトランジスタである。なお、第１図で
は、npnトランジスタ７のコレクタ、ベースおよ
びエミツタの各領域に接続される電極配線の図示
は省略した。８はｐ形Si基板１の第１の主面部の
n+形コレクタ埋込み領域２以外の部分に形成さ
れたp+形チヤネルカツト領域、９はnpnトランジ
スタ７を取り囲んでn+形コレクタ埋込み領域２
の表面上の端縁からp+形チヤネルカツト領域８
の表面上にわたつて形成された酸化シリコン
（SiO2）からなる誘電体分離領域である。
ところで、このように構成された従来例では、
ｐ形Si基板１に電位を与えるには、ｐ形Si基板１
の第２の主面から与えねばならず、ｐ形Si基板１
の第２の主面が絶縁物の表面上に固定される場
合、またはフリツプフロツプのようにｐ形Si基板
１の第２の主面が気体にさらされる場合には、ｐ
形Si基板１の第１の主面側からｐ形Si基板１に電
位を与えることができないという欠点があつた。
ｐ形Si基板１に電位を与えるには、ｐ形Si基板１
の第２の主面から与えねばならず、ｐ形Si基板１
の第２の主面が絶縁物の表面上に固定される場
合、またはフリツプフロツプのようにｐ形Si基板
１の第２の主面が気体にさらされる場合には、ｐ
形Si基板１の第１の主面側からｐ形Si基板１に電
位を与えることができないという欠点があつた。
この発明は、上述の欠点に鑑みてなされたもの
で、半導体基板の一方の主面上に半導体素子形成
領域を取り囲んで設けられた誘電体分離領域内の
所要部分にその表面から半導体基板に達するよう
に半導体基板と同一伝導形の多結晶半導体層を形
成することによつて、半導体基板の両主面側から
基板電位を与え得るようにした誘電体分離構造の
ICの製造方法を提供することを目的とする。
で、半導体基板の一方の主面上に半導体素子形成
領域を取り囲んで設けられた誘電体分離領域内の
所要部分にその表面から半導体基板に達するよう
に半導体基板と同一伝導形の多結晶半導体層を形
成することによつて、半導体基板の両主面側から
基板電位を与え得るようにした誘電体分離構造の
ICの製造方法を提供することを目的とする。
以下、第２図についてこの発明の一実施例の誘
電体分離構造のICの製造手順を示すことによつ
て、この実施例の構成を説明することにする。
電体分離構造のICの製造手順を示すことによつ
て、この実施例の構成を説明することにする。
第２図Ａ〜Ｊはこの実施例の製造各段階の状態
を示す断面図である。
を示す断面図である。
まず、第２図Ａに示すように、1014／cm3程度の
低不純物濃度のＰ形Si基板１の第１の主面上に
SiO2膜１０を形成し、Ｐ形Si基板１の第１の主
面部のn+形コレクタ埋込み領域を形成すべき領
域上のSiO2膜１０に不純物拡散用窓１１を設け、
この窓１１内にｐ形Si基板１の主面を露出させ、
この露出させたｐ形Si基板１の主面部に窓１１を
通してアンチモン（Sb）、ヒ素（As）などのｎ形
不純物を注入しドライブ拡散してn+形コレクタ
埋込み領域となるべきn+形Si領域１２を形成す
る。このとき、n+形Si領域１２の表面上にSiO2
膜１３が形成される。次に、第２図Ｂに示すよう
に、ｐ形Si基板１の第１の主面の誘電体分離領域
を形成すべき領域内の所要部分上のSiO2膜１０
に開口部１４を設け、この開口部１４内にｐ形Si
基板１の主面を露出させ、この露出させた開口部
１４内のｐ形Si基板１の主面上に多結晶Si（以下
「ポリSi」と呼ぶ）薄膜１５を形成する。次いで、
第２図Ｃに示すように、ｐ形Si基板１およびn+形
Si領域１２の各表面上からSiO2膜１０および
SiO2膜１３をエツチング除去して、ｐ形Si基板
１、n+形Si領域１２およびポリSi薄層１５の各表
面上にわたつて1015／cm3程度の低不純物濃度のｎ
形エピタキシヤル成長Si層（以下「ｎ形エピタキ
シヤル層」と呼ぶ）１６を形成する。このとき、
n+形Si領域１２はn+形コレクタ埋込み領域２に
なり、ポリSi薄層１５上のｎ形エピタキシヤル層
１６はｎ形ポリSi層１７になる。次に、第２図Ｄ
に示すように、ｎ形エピタキシヤル層１６および
ｎ形ポリSi層１７の各表面上にわたつてSiO2膜
１８を形成し、このSiO2膜１８の表面上に窒化
シリコン（Si3N4）膜１９を形成する。次に、第
２図Ｅに示すようにSiO2膜１８およびSi3N4膜１
９に選択エツチングを施してn+形コレクタ埋込
み領域２に対応するｎ形エピタキシヤル層１６の
表面上の部分にSiO2膜１８ａを下敷とするSi3N4
膜１９ａを残すとともにｎ形ポリSi層１７の表面
上にSiO2膜１８ｂを下敷とするSi3N4膜１９ｂを
残す。次に、第２図Ｆに示すように、SiO2膜１
８ａおよびSi3N4膜１９ａ、並びにSiO2膜１８ｂ
およびSi3N4膜１９ｂをマスクにして、ｎ形エピ
タキシヤル層１６をエツチングし、更にホウ素Ｂ
イオンを注入してｐ形Si基板１の主面部にp+チヤ
ネルカツト領域８を形成し、しかるのちSiO2膜
１８ａおよびSi3N4膜１９ａ、並びにSiO2膜１８
ｂおよびSi3N4膜１９ｂをマスクとする選択酸化
を行い、SiO2膜からなる誘電体分離領域９を形
成する。このとき、n+形コレクタ埋込み領域２
上に残るｎ形エピタキシヤル層１６の部分がｎ形
コレクタ領域３になる。次に、第２図Ｇに示すよ
うに、ｎ形コレクタ領域３の表面上からSiO2膜
１８ａおよびSi3N4膜１９ａを除去するとともに
ｎ形ポリSi層１７の表面上からSiO2膜１８ｂお
よびSi3N4膜１９ｂを除去し、ｎ形コレクタ領域
３の表面部のｐ形ベース領域を形成すべき領域土
およびｎ形ポリSi層１７の表面上にそれぞれ窓２
０ａおよび窓２０ｂを有しその他の全表面を覆う
レジスト膜２１を形成し、このレジスト膜２１を
マスクにしてｎ形コレクタ領域３の表面部および
ｎ形ポリSi層１７の表面部にそれぞれＢイオンを
選択的に注入してＢイオン注入層２２ａおよびＢ
イオン注入層２２ｂを形成する。しかるのち、第
２図Ｈに示すように、レジスト膜２１を除去し、
化学的気相蒸着（CVD）法によつて、Ｂイオン
注入層２２ａおよび２２ｂ、ｎ形コレクタ領域
３、並びに誘電体分離領域９の各表面上にわたつ
てSiO2膜２３を形成し、しかるのちＢイオン注
入層２２ａ並びにＢイオン注入層２２ｂをそれぞ
れｎ形コレクタ領域３並びにｎ形ポリSi層１７お
よびポリSi薄層１５へドライブ拡散して、ｎ形コ
レクタ領域３の表面部にｐ形ベース領域４を形成
すると同時にｎ形ポリSi層１７およびポリSi薄層
１５をｐ形ポリSi層２４にする。このとき、ｎ形
ポリSi層１７およびポリSi薄膜１５では、Ｂの拡
散係数がｎ形コレクタ領域３での拡散係数に比べ
て大きいので、ｎ形ポリSi層１７およびポリSi薄
層１５をｐ形ポリSi層２４にしてこのｐ形ポリSi
層２４をｐ形Si基板１の第１の主面に接続させる
ことができる。次いで、第２図Ｉに示すように、
ｐ形ベース領域４の表面のn+形エミツタ領域を
形成すべき領域以外の部分の一部上、ｐ形ポリSi
層２４の表面の一部上、ｐ形ベース領域４の表面
のn+形エミツタ領域を形成すべき領域上、およ
びｎ形コレクタ領域３の表面のｐ形ベース領域４
の形成領域以外の部分の一部上のSiO2膜２３に
それぞれ開口部２５ａ、開口部２５ｂ、開口部２
５ｃおよび開口部２５ｄを形成し、開口部２５ａ
および開口部２５ｂにこれらの開口部２５ａおよ
び２５ｂをそれぞれ閉鎖するレジスト膜２６ａお
よびレジスト膜２６ｂを設けて、開口部２５ｃお
よび開口部２５ｄを通してｐ形ベース領域４の表
面部およびｎ形コレクタ領域３の表面部にAsイ
オンを注入してn+形エミツタ領域５およびn+形
コレクタ領域６を同時に形成する。しかるのち、
第２図Ｊに示すように、レジスト膜２６ａおよび
レジスト膜２６ｂを除去してアニール処理を行つ
たのち、開口部２５ａ、開口部２５ｂ、開口部２
５ｃおよび開口部２５ｄを通してｐ形ベース領域
４、ｐ形ポリSi層２４、n+形エミツタ領域５およ
びn+形コレクタ領域６にそれぞれ接続されたベ
ース電極配線２７ａ、基板電極配線２７ｂ、エミ
ツタ電極配線２７ｃおよびコレクタ電極配線２７
ｄを形成すると、この実施例の誘電体分離構造の
ICが得られる。
低不純物濃度のＰ形Si基板１の第１の主面上に
SiO2膜１０を形成し、Ｐ形Si基板１の第１の主
面部のn+形コレクタ埋込み領域を形成すべき領
域上のSiO2膜１０に不純物拡散用窓１１を設け、
この窓１１内にｐ形Si基板１の主面を露出させ、
この露出させたｐ形Si基板１の主面部に窓１１を
通してアンチモン（Sb）、ヒ素（As）などのｎ形
不純物を注入しドライブ拡散してn+形コレクタ
埋込み領域となるべきn+形Si領域１２を形成す
る。このとき、n+形Si領域１２の表面上にSiO2
膜１３が形成される。次に、第２図Ｂに示すよう
に、ｐ形Si基板１の第１の主面の誘電体分離領域
を形成すべき領域内の所要部分上のSiO2膜１０
に開口部１４を設け、この開口部１４内にｐ形Si
基板１の主面を露出させ、この露出させた開口部
１４内のｐ形Si基板１の主面上に多結晶Si（以下
「ポリSi」と呼ぶ）薄膜１５を形成する。次いで、
第２図Ｃに示すように、ｐ形Si基板１およびn+形
Si領域１２の各表面上からSiO2膜１０および
SiO2膜１３をエツチング除去して、ｐ形Si基板
１、n+形Si領域１２およびポリSi薄層１５の各表
面上にわたつて1015／cm3程度の低不純物濃度のｎ
形エピタキシヤル成長Si層（以下「ｎ形エピタキ
シヤル層」と呼ぶ）１６を形成する。このとき、
n+形Si領域１２はn+形コレクタ埋込み領域２に
なり、ポリSi薄層１５上のｎ形エピタキシヤル層
１６はｎ形ポリSi層１７になる。次に、第２図Ｄ
に示すように、ｎ形エピタキシヤル層１６および
ｎ形ポリSi層１７の各表面上にわたつてSiO2膜
１８を形成し、このSiO2膜１８の表面上に窒化
シリコン（Si3N4）膜１９を形成する。次に、第
２図Ｅに示すようにSiO2膜１８およびSi3N4膜１
９に選択エツチングを施してn+形コレクタ埋込
み領域２に対応するｎ形エピタキシヤル層１６の
表面上の部分にSiO2膜１８ａを下敷とするSi3N4
膜１９ａを残すとともにｎ形ポリSi層１７の表面
上にSiO2膜１８ｂを下敷とするSi3N4膜１９ｂを
残す。次に、第２図Ｆに示すように、SiO2膜１
８ａおよびSi3N4膜１９ａ、並びにSiO2膜１８ｂ
およびSi3N4膜１９ｂをマスクにして、ｎ形エピ
タキシヤル層１６をエツチングし、更にホウ素Ｂ
イオンを注入してｐ形Si基板１の主面部にp+チヤ
ネルカツト領域８を形成し、しかるのちSiO2膜
１８ａおよびSi3N4膜１９ａ、並びにSiO2膜１８
ｂおよびSi3N4膜１９ｂをマスクとする選択酸化
を行い、SiO2膜からなる誘電体分離領域９を形
成する。このとき、n+形コレクタ埋込み領域２
上に残るｎ形エピタキシヤル層１６の部分がｎ形
コレクタ領域３になる。次に、第２図Ｇに示すよ
うに、ｎ形コレクタ領域３の表面上からSiO2膜
１８ａおよびSi3N4膜１９ａを除去するとともに
ｎ形ポリSi層１７の表面上からSiO2膜１８ｂお
よびSi3N4膜１９ｂを除去し、ｎ形コレクタ領域
３の表面部のｐ形ベース領域を形成すべき領域土
およびｎ形ポリSi層１７の表面上にそれぞれ窓２
０ａおよび窓２０ｂを有しその他の全表面を覆う
レジスト膜２１を形成し、このレジスト膜２１を
マスクにしてｎ形コレクタ領域３の表面部および
ｎ形ポリSi層１７の表面部にそれぞれＢイオンを
選択的に注入してＢイオン注入層２２ａおよびＢ
イオン注入層２２ｂを形成する。しかるのち、第
２図Ｈに示すように、レジスト膜２１を除去し、
化学的気相蒸着（CVD）法によつて、Ｂイオン
注入層２２ａおよび２２ｂ、ｎ形コレクタ領域
３、並びに誘電体分離領域９の各表面上にわたつ
てSiO2膜２３を形成し、しかるのちＢイオン注
入層２２ａ並びにＢイオン注入層２２ｂをそれぞ
れｎ形コレクタ領域３並びにｎ形ポリSi層１７お
よびポリSi薄層１５へドライブ拡散して、ｎ形コ
レクタ領域３の表面部にｐ形ベース領域４を形成
すると同時にｎ形ポリSi層１７およびポリSi薄層
１５をｐ形ポリSi層２４にする。このとき、ｎ形
ポリSi層１７およびポリSi薄膜１５では、Ｂの拡
散係数がｎ形コレクタ領域３での拡散係数に比べ
て大きいので、ｎ形ポリSi層１７およびポリSi薄
層１５をｐ形ポリSi層２４にしてこのｐ形ポリSi
層２４をｐ形Si基板１の第１の主面に接続させる
ことができる。次いで、第２図Ｉに示すように、
ｐ形ベース領域４の表面のn+形エミツタ領域を
形成すべき領域以外の部分の一部上、ｐ形ポリSi
層２４の表面の一部上、ｐ形ベース領域４の表面
のn+形エミツタ領域を形成すべき領域上、およ
びｎ形コレクタ領域３の表面のｐ形ベース領域４
の形成領域以外の部分の一部上のSiO2膜２３に
それぞれ開口部２５ａ、開口部２５ｂ、開口部２
５ｃおよび開口部２５ｄを形成し、開口部２５ａ
および開口部２５ｂにこれらの開口部２５ａおよ
び２５ｂをそれぞれ閉鎖するレジスト膜２６ａお
よびレジスト膜２６ｂを設けて、開口部２５ｃお
よび開口部２５ｄを通してｐ形ベース領域４の表
面部およびｎ形コレクタ領域３の表面部にAsイ
オンを注入してn+形エミツタ領域５およびn+形
コレクタ領域６を同時に形成する。しかるのち、
第２図Ｊに示すように、レジスト膜２６ａおよび
レジスト膜２６ｂを除去してアニール処理を行つ
たのち、開口部２５ａ、開口部２５ｂ、開口部２
５ｃおよび開口部２５ｄを通してｐ形ベース領域
４、ｐ形ポリSi層２４、n+形エミツタ領域５およ
びn+形コレクタ領域６にそれぞれ接続されたベ
ース電極配線２７ａ、基板電極配線２７ｂ、エミ
ツタ電極配線２７ｃおよびコレクタ電極配線２７
ｄを形成すると、この実施例の誘電体分離構造の
ICが得られる。
このように、構成されたこの実施例では、誘電
体分離領域９内にｐ形Si基板１の第１の主面に接
続されたｐ形ポリSi層２４を設けたので、ｐ形Si
基板１の電位をｐ形Si基板１の両主面側から供給
することが可能となり、ｐ形Si基板１の第２の主
面を絶縁物の表面上に固定したり、フリツプチツ
プのようにｐ形Si基板１の第２の主面を気体にさ
らしたりする場合においてもｐ形si基板１に電位
を供給することができる。
体分離領域９内にｐ形Si基板１の第１の主面に接
続されたｐ形ポリSi層２４を設けたので、ｐ形Si
基板１の電位をｐ形Si基板１の両主面側から供給
することが可能となり、ｐ形Si基板１の第２の主
面を絶縁物の表面上に固定したり、フリツプチツ
プのようにｐ形Si基板１の第２の主面を気体にさ
らしたりする場合においてもｐ形si基板１に電位
を供給することができる。
また、誘電体分離領域９を、第２図Ｆを参照し
て、選択酸化法によつて形成するので、厚い幅の
ものが得られ、素子領域の分離性能が良い半導体
集積回路装置が得られるという効果を奏する。
て、選択酸化法によつて形成するので、厚い幅の
ものが得られ、素子領域の分離性能が良い半導体
集積回路装置が得られるという効果を奏する。
この実施例では、ｐ形ベース領域４の形成時に
同時にｐ形ポリSi層２４を形成する場合について
述べたが、ｐ形ベース領域４の形成とｐ形ポリSi
層２４の形成とを別々に行うようにしてもよい。
この場合には、ｐ形ベース領域４の不純物濃度に
無関係にｐ形ポリSi層２４の不純物濃度を選択す
ることができ、ｐ形ポリSi層２４を高不純物濃度
にしてこのｐ形ポリSi層２４の抵抗を小さくする
ことができる。
同時にｐ形ポリSi層２４を形成する場合について
述べたが、ｐ形ベース領域４の形成とｐ形ポリSi
層２４の形成とを別々に行うようにしてもよい。
この場合には、ｐ形ベース領域４の不純物濃度に
無関係にｐ形ポリSi層２４の不純物濃度を選択す
ることができ、ｐ形ポリSi層２４を高不純物濃度
にしてこのｐ形ポリSi層２４の抵抗を小さくする
ことができる。
なお、これまで、誘電体分離領域に取り囲まれ
た半導体領域内にnpnトランジスタを形成する場
合を例にとり述べたが、この発明はこれに限ら
ず、pnpトランジスタなどのその他の半導体素子
を形成する場合にも適用することができる。
た半導体領域内にnpnトランジスタを形成する場
合を例にとり述べたが、この発明はこれに限ら
ず、pnpトランジスタなどのその他の半導体素子
を形成する場合にも適用することができる。
以上、説明したように、この発明の誘電体分離
構造のICその製造方法では、半導体基板の一方
の主面上に半導体素子形成領域を取り囲んで設け
られた誘電体分離領域内の所要部分にその表面か
ら上記半導体基板に達するように上記半導体基板
と同一伝導形の多結晶半導体層を形成するので、
上記半導体基板の両主面側から基板電位を供給す
ることができる。
構造のICその製造方法では、半導体基板の一方
の主面上に半導体素子形成領域を取り囲んで設け
られた誘電体分離領域内の所要部分にその表面か
ら上記半導体基板に達するように上記半導体基板
と同一伝導形の多結晶半導体層を形成するので、
上記半導体基板の両主面側から基板電位を供給す
ることができる。
第１図は従来の誘電体分離構造のICの一例の
要部を示す断面図、第２図Ａ〜Ｊはこの発明の一
実施例の製造各段階の状態を示す断面図である。 図において、１はＰ形Si基板（第１伝導形の半
導体基板）、９は誘電体分離領域、１５は多結晶
Si薄層（多結晶半導体薄層）、１６はｎ形エピタ
キシヤル成長Si層（第２伝導形のエピタキシヤル
成長半導体層）、１７はｎ形多結晶Si層（第２伝
導形の多結晶半導体層）、１８ａおよび１８ｂは
SiO2膜（下敷酸化膜）、１９ａおよび１９ｂは
Si3N4層（耐酸化性絶縁膜）、２４はｐ形多結晶
Si層（第１伝導形の多結晶半導体層）、２７ｂは
基板電極配線である。なお、図中同一符号はそれ
ぞれ同一もしくは相当部分を示す。
要部を示す断面図、第２図Ａ〜Ｊはこの発明の一
実施例の製造各段階の状態を示す断面図である。 図において、１はＰ形Si基板（第１伝導形の半
導体基板）、９は誘電体分離領域、１５は多結晶
Si薄層（多結晶半導体薄層）、１６はｎ形エピタ
キシヤル成長Si層（第２伝導形のエピタキシヤル
成長半導体層）、１７はｎ形多結晶Si層（第２伝
導形の多結晶半導体層）、１８ａおよび１８ｂは
SiO2膜（下敷酸化膜）、１９ａおよび１９ｂは
Si3N4層（耐酸化性絶縁膜）、２４はｐ形多結晶
Si層（第１伝導形の多結晶半導体層）、２７ｂは
基板電極配線である。なお、図中同一符号はそれ
ぞれ同一もしくは相当部分を示す。
Claims (1)
- １ 第１伝導形の半導体基板の一方の主面上の半
導体素子形成領域から所定距離はなれた部分に多
結晶半導体薄層を形成する第１の工程、上記多結
晶半導体薄層の表面上および上記半導体基板の上
記主面上にわたつて第２伝導形のエピタキシヤル
成長半導体層を成長させ上記多結晶半導体薄層上
の上記エピタキシヤル成長半導体層の部分を第２
伝導形の多結晶半導体層にする第２の工程、上記
エピタキシヤル成長半導体層の上記半導体素子形
成領域および上記多結晶半導体層の各表面上に耐
酸化性絶縁膜を形成する第３の工程、上記エピタ
キシヤル成長半導体層に上記耐酸化性絶縁膜をマ
スクとする選択酸化を施して誘電体分離領域を形
成する第４の工程、並びに上記耐酸化性絶縁膜を
除去して上記多結晶半導体層および上記多結晶半
導体薄層に上記多結晶半導体層の表面から第１伝
導形の不純物を選択的に導入してこれらの層を第
１伝導形の多結晶半導体層にする第５の工程を備
えた誘電体分離構造の半導体集積回路装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2640182A JPS58142542A (ja) | 1982-02-18 | 1982-02-18 | 誘電体分離構造の半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2640182A JPS58142542A (ja) | 1982-02-18 | 1982-02-18 | 誘電体分離構造の半導体集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58142542A JPS58142542A (ja) | 1983-08-24 |
| JPH0258781B2 true JPH0258781B2 (ja) | 1990-12-10 |
Family
ID=12192529
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2640182A Granted JPS58142542A (ja) | 1982-02-18 | 1982-02-18 | 誘電体分離構造の半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58142542A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4721682A (en) * | 1985-09-25 | 1988-01-26 | Monolithic Memories, Inc. | Isolation and substrate connection for a bipolar integrated circuit |
| WO1996041678A1 (en) * | 1995-06-08 | 1996-12-27 | Nippon Shokubai Co., Ltd. | Vanadium-containing catalyst, process for the production thereof, and use thereof |
-
1982
- 1982-02-18 JP JP2640182A patent/JPS58142542A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58142542A (ja) | 1983-08-24 |
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