JPH0249020B2 - - Google Patents
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- JPH0249020B2 JPH0249020B2 JP56100525A JP10052581A JPH0249020B2 JP H0249020 B2 JPH0249020 B2 JP H0249020B2 JP 56100525 A JP56100525 A JP 56100525A JP 10052581 A JP10052581 A JP 10052581A JP H0249020 B2 JPH0249020 B2 JP H0249020B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/763—Polycrystalline semiconductor regions
Landscapes
- Engineering & Computer Science (AREA)
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Description
【発明の詳細な説明】
本発明は、半導体装置の製造方法に関し、更に
詳しくは素子間分離を行うことに起因する特性低
下を防止し得るようにした分離溝を備えた半導体
装置の製造方法に関する。
詳しくは素子間分離を行うことに起因する特性低
下を防止し得るようにした分離溝を備えた半導体
装置の製造方法に関する。
一般に、集積回路、大規模集積回路等の半導体
装置においては、一片の半導体ペレツトの中に多
数のトランジスタ、ダイオードおよび抵抗等の回
路素子を組み込んで回路機能を構成している。こ
のとき、これらの素子が相互に電気的な影響を受
けないように、各素子を分離（アイソレーシヨ
ン）する必要がある。
装置においては、一片の半導体ペレツトの中に多
数のトランジスタ、ダイオードおよび抵抗等の回
路素子を組み込んで回路機能を構成している。こ
のとき、これらの素子が相互に電気的な影響を受
けないように、各素子を分離（アイソレーシヨ
ン）する必要がある。
このアイソレーシヨンを行なう方法として(a)
PN接合分離、(b)絶縁層分離、(c)空気層分離等が
提案されている。第１図は、アイソレーシヨンに
絶縁物を使用する例を示す。１はp-型シリコン
基板、２はｎ型シリコン・エピタキシヤル層、３
は二酸化シリコンの絶縁層を示す。この構造は、
いわゆるＶ−AT法トランジスターにおける構造
であり、この構造においてエア・アイソレーシヨ
ンの溝の部分４は多結晶シリコンで埋められてお
りいわゆるVIP構造を形成する。尚、５は絶縁層
を示す。
PN接合分離、(b)絶縁層分離、(c)空気層分離等が
提案されている。第１図は、アイソレーシヨンに
絶縁物を使用する例を示す。１はp-型シリコン
基板、２はｎ型シリコン・エピタキシヤル層、３
は二酸化シリコンの絶縁層を示す。この構造は、
いわゆるＶ−AT法トランジスターにおける構造
であり、この構造においてエア・アイソレーシヨ
ンの溝の部分４は多結晶シリコンで埋められてお
りいわゆるVIP構造を形成する。尚、５は絶縁層
を示す。
このようなアイソレーシヨンの構成において、
p-型シリコン基板１における表面の絶縁層５の
下側部分はｎ反転し易く、６で示すようなチヤン
ネルが発生し、折角のアイソレーシヨンを行つて
形成して島と島との間がチヤンネル６によつて短
絡してしまう欠点があつた。かかるｎ反転を防止
するためには、p-型シリコン基板１における不
純物濃度を高めるとよいが、そのようにしたた場
合ｎ型シリコン・エピタキシヤル層２とp-型シ
リコン基板１との間の容量が大幅に増加し、集積
回路のスイツチング・スピードが低下してしま
う。従つて低抵抗のｐ型シリコン基板を用いざる
を得なかつた。又、p-型シリコン基板１の不純
物濃度を下げた場合プラスチヤージを打ち消せず
チヤンネルカツトが不十分であつた。かかる欠点
を解消せんとして、チヤンネル・カツト領域を埋
込拡散領域間に形成する方法も提案されている
が、該方法によつても充分でなくリークが発生し
やすかつた。
p-型シリコン基板１における表面の絶縁層５の
下側部分はｎ反転し易く、６で示すようなチヤン
ネルが発生し、折角のアイソレーシヨンを行つて
形成して島と島との間がチヤンネル６によつて短
絡してしまう欠点があつた。かかるｎ反転を防止
するためには、p-型シリコン基板１における不
純物濃度を高めるとよいが、そのようにしたた場
合ｎ型シリコン・エピタキシヤル層２とp-型シ
リコン基板１との間の容量が大幅に増加し、集積
回路のスイツチング・スピードが低下してしま
う。従つて低抵抗のｐ型シリコン基板を用いざる
を得なかつた。又、p-型シリコン基板１の不純
物濃度を下げた場合プラスチヤージを打ち消せず
チヤンネルカツトが不十分であつた。かかる欠点
を解消せんとして、チヤンネル・カツト領域を埋
込拡散領域間に形成する方法も提案されている
が、該方法によつても充分でなくリークが発生し
やすかつた。
本発明は、かかる状況に鑑み前記の如き容量の
増加を防止し、スイツチング速度を低下させるこ
となく完全な素子間分離を行なうことを目的とし
たものであり、一導電型の半導体基板の（100）
面の上にエピタキシヤル層を形成し、該半導体基
板の（100）面が表出するまで、選択的に該半導
体基板と該エピタキシヤル層とをエツチングし
て、該エピタキシヤル層の（111）面を有した分
離溝を形成する工程と、 熱酸化による該分離溝の斜面の（111）面と該
半導体基板の（100）面との表面に、結晶面によ
る酸化速度の違いを利用して該（111）面の方が
該（100）面よりも厚い酸化シリコン層を形成す
る工程と、 該（100）面の該酸化シリコン層では不純物イ
オンが通過し、該（111）面の該酸化シリコン層
では不純物イオンが通過しないイオンインプラン
テーシヨンにより、該半導体基板と同一導電型の
不純物イオンを該分離溝に注入し、該（100）面
直下の該半導体基板にのみ、該不純物イオンを導
入する工程とを有することを特徴とする。すなわ
ち、本発明は異方性エツチングを途中で止めて低
温で酸化することにより分離溝の斜面と底面に酸
化速度の差に従がい酸化膜厚さを設け、基板の
（100）面には不純物イオンが導入され、分離溝の
斜面には不純物イオンが導入されないようにし、
かかる状態でイオンインプランテーシヨンするこ
とにより底面に不純物領域を形成せんとするもの
である。
増加を防止し、スイツチング速度を低下させるこ
となく完全な素子間分離を行なうことを目的とし
たものであり、一導電型の半導体基板の（100）
面の上にエピタキシヤル層を形成し、該半導体基
板の（100）面が表出するまで、選択的に該半導
体基板と該エピタキシヤル層とをエツチングし
て、該エピタキシヤル層の（111）面を有した分
離溝を形成する工程と、 熱酸化による該分離溝の斜面の（111）面と該
半導体基板の（100）面との表面に、結晶面によ
る酸化速度の違いを利用して該（111）面の方が
該（100）面よりも厚い酸化シリコン層を形成す
る工程と、 該（100）面の該酸化シリコン層では不純物イ
オンが通過し、該（111）面の該酸化シリコン層
では不純物イオンが通過しないイオンインプラン
テーシヨンにより、該半導体基板と同一導電型の
不純物イオンを該分離溝に注入し、該（100）面
直下の該半導体基板にのみ、該不純物イオンを導
入する工程とを有することを特徴とする。すなわ
ち、本発明は異方性エツチングを途中で止めて低
温で酸化することにより分離溝の斜面と底面に酸
化速度の差に従がい酸化膜厚さを設け、基板の
（100）面には不純物イオンが導入され、分離溝の
斜面には不純物イオンが導入されないようにし、
かかる状態でイオンインプランテーシヨンするこ
とにより底面に不純物領域を形成せんとするもの
である。
以下に、本発明の一実施例を説明する。ｐ型半
導体基板７にn+埋込層８を拡散したのち、ｎ型
エピタキシヤル層９を成長させる。次にSiO2膜
１０およびSi3N4膜１１をデポジユトすする。引
き続きボロンのイオンの打ち込みを行う予定の領
域に対しSi3N4膜１１およびSiO2膜１０を除去す
る。次に、例えばKOHのように（100）面だけを
エツチングして（111）面をエツチングしない異
方性エツチングでｐ型半導体基板７までＶ字形に
エツチングする。この際、酸化速度の終了を、ｐ
型基板７の（100）面がある程度残留するような
時点とする。次に1000℃、例えば850〜900℃の温
度で約２時間低温酸化を行ない。酸化膜１２を形
成する。このように通常の温度よりも低い温度で
酸化することにより（100）面の膜厚を1000Å、
（111）面を1700Åと膜厚に差異を設ける。これは
（111）面と（100）面の酸化速度の差に帰因する。
次いで不純物領域を形成するためボロンのイオン
打ち込みを行なう。イオン打込みは、イオン（こ
こではB+）が（100）面の酸化膜は通過すること
ができ、分離溝の斜面の酸化膜では通過すること
ができない条件を選定し、（100）面に対し垂直に
近い角度（80〜90゜）で行なう。（111）面にイオ
ンが注入されると、トランジスタ−のｐ型ベース
とｐ型シリコン基板とがシヨートする原因となる
から、上述の如く（100）面にのみイオンが打込
まれるようにする。このように（100）面にのみ
イオン注入され（111）面にはイオン注入されな
いための（111）面の必要膜厚（イオンインプラ
ンテーシヨンのマスキング膜厚）は、注入される
イオンの種類と加速電圧によつて決定される。例
えばB+の場合、35kevの加速電圧を用い、打込み
イオン・ドーズ量（cm-2）５×1014の条件下での
必要膜厚は2500Å以上である。上記した如き
（111）面の酸化膜厚が1700Åである場合、該
（111）面のマスキング膜厚Mwは約2940Å
（1700／cos54.7゜）である。従つて、前記の打込み条
件 で必要Mwは十分満足される。このように（100）
面にのみイオン注入し、（100）面に不純物領域１
３を形成後、得られた溝部に多結晶シリコン等を
埋め平坦化し、通常の所望の操作を行なつて半導
体装置を製造する。
導体基板７にn+埋込層８を拡散したのち、ｎ型
エピタキシヤル層９を成長させる。次にSiO2膜
１０およびSi3N4膜１１をデポジユトすする。引
き続きボロンのイオンの打ち込みを行う予定の領
域に対しSi3N4膜１１およびSiO2膜１０を除去す
る。次に、例えばKOHのように（100）面だけを
エツチングして（111）面をエツチングしない異
方性エツチングでｐ型半導体基板７までＶ字形に
エツチングする。この際、酸化速度の終了を、ｐ
型基板７の（100）面がある程度残留するような
時点とする。次に1000℃、例えば850〜900℃の温
度で約２時間低温酸化を行ない。酸化膜１２を形
成する。このように通常の温度よりも低い温度で
酸化することにより（100）面の膜厚を1000Å、
（111）面を1700Åと膜厚に差異を設ける。これは
（111）面と（100）面の酸化速度の差に帰因する。
次いで不純物領域を形成するためボロンのイオン
打ち込みを行なう。イオン打込みは、イオン（こ
こではB+）が（100）面の酸化膜は通過すること
ができ、分離溝の斜面の酸化膜では通過すること
ができない条件を選定し、（100）面に対し垂直に
近い角度（80〜90゜）で行なう。（111）面にイオ
ンが注入されると、トランジスタ−のｐ型ベース
とｐ型シリコン基板とがシヨートする原因となる
から、上述の如く（100）面にのみイオンが打込
まれるようにする。このように（100）面にのみ
イオン注入され（111）面にはイオン注入されな
いための（111）面の必要膜厚（イオンインプラ
ンテーシヨンのマスキング膜厚）は、注入される
イオンの種類と加速電圧によつて決定される。例
えばB+の場合、35kevの加速電圧を用い、打込み
イオン・ドーズ量（cm-2）５×1014の条件下での
必要膜厚は2500Å以上である。上記した如き
（111）面の酸化膜厚が1700Åである場合、該
（111）面のマスキング膜厚Mwは約2940Å
（1700／cos54.7゜）である。従つて、前記の打込み条
件 で必要Mwは十分満足される。このように（100）
面にのみイオン注入し、（100）面に不純物領域１
３を形成後、得られた溝部に多結晶シリコン等を
埋め平坦化し、通常の所望の操作を行なつて半導
体装置を製造する。
このように本発明は異方性エツチングを途中で
止めて半導体基板の（100）面を残させ、かかる
状態で酸化し酸化速度の差異により（111）面と
（100）面の酸化膜の膜厚を異らしめることによつ
て、その後のイオン打込みによつて（100）面に
のみ不純物領域を形成するように構成したもので
あるから、分離溝の斜面には不純物イオンが導入
されることがなく、また、従来アイソレーシヨン
が不十分であることに因るリークの発生を完全に
防止する効果を得ることができる。このため従来
以上の高抵抗基盤を用いて、寄生容量を減らした
より高速のデバイスが可能になつた。
止めて半導体基板の（100）面を残させ、かかる
状態で酸化し酸化速度の差異により（111）面と
（100）面の酸化膜の膜厚を異らしめることによつ
て、その後のイオン打込みによつて（100）面に
のみ不純物領域を形成するように構成したもので
あるから、分離溝の斜面には不純物イオンが導入
されることがなく、また、従来アイソレーシヨン
が不十分であることに因るリークの発生を完全に
防止する効果を得ることができる。このため従来
以上の高抵抗基盤を用いて、寄生容量を減らした
より高速のデバイスが可能になつた。
第１図は従来方法による半導体装置の製造説明
図、第２図および第３図は本発明方法による半導
体装置の製造工程説明図である。 ７……ｐ型半導体基板、１２……酸化膜、１３
……不純物領域。
図、第２図および第３図は本発明方法による半導
体装置の製造工程説明図である。 ７……ｐ型半導体基板、１２……酸化膜、１３
……不純物領域。
Claims (1)
- 【特許請求の範囲】 １ 一導電型の半導体基板７の（100）面の上に
エピタキシヤル層９を形成し、該半導体基板７の
（100）面が表出するまで、選択的に該半導体基板
７と該エピタキシヤル層９とをエツチングをし
て、該エピタキシヤル層９の（111）面を有した
分離溝を形成する工程と、 熱酸化により該分離溝の斜面の（111）面と該
半導体基板の（100）面との表面に、結晶面によ
る酸化速度の違いを利用して該（111）面の方が
該（100）面よりも厚い酸化シリコン層を形成す
る工程と、 該（100）面の該酸化シリコン層では不純物イ
オンが通過し、該（111）面の該酸化シリコン層
では不純物イオンが通過しないイオンインプラン
テーシヨンにより、該半導体基板７と同一導電型
の不純物イオンを該分離溝に注入し、該（100）
面直下の該半導体基板７にのみ、該不純物イオン
を導入する工程とを有することを特徴とする半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10052581A JPS583243A (ja) | 1981-06-30 | 1981-06-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10052581A JPS583243A (ja) | 1981-06-30 | 1981-06-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS583243A JPS583243A (ja) | 1983-01-10 |
| JPH0249020B2 true JPH0249020B2 (ja) | 1990-10-26 |
Family
ID=14276369
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10052581A Granted JPS583243A (ja) | 1981-06-30 | 1981-06-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS583243A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2547954B1 (fr) * | 1983-06-21 | 1985-10-25 | Efcis | Procede de fabrication de composants semi-conducteurs isoles dans une plaquette semi-conductrice |
| JP4929610B2 (ja) * | 2005-04-07 | 2012-05-09 | 富士電機株式会社 | 半導体装置の製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5366385A (en) * | 1976-11-26 | 1978-06-13 | Toshiba Corp | Semiconductor intergrating circuit |
| JPS54121081A (en) * | 1978-03-13 | 1979-09-19 | Nec Corp | Integrated circuit device |
-
1981
- 1981-06-30 JP JP10052581A patent/JPS583243A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5366385A (en) * | 1976-11-26 | 1978-06-13 | Toshiba Corp | Semiconductor intergrating circuit |
| JPS54121081A (en) * | 1978-03-13 | 1979-09-19 | Nec Corp | Integrated circuit device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS583243A (ja) | 1983-01-10 |
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| JPH0465528B2 (ja) |