JPH022156A - 集積回路の製法 - Google Patents

集積回路の製法

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JPH022156A
JPH022156A JP63308697A JP30869788A JPH022156A JP H022156 A JPH022156 A JP H022156A JP 63308697 A JP63308697 A JP 63308697A JP 30869788 A JP30869788 A JP 30869788A JP H022156 A JPH022156 A JP H022156A
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layer
region
well
oxide
implant
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JP63308697A
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Robert H Eklund
ロバート エッチ.エクルンド
Robert H Havemann
ロバート エッチ.ヘイブマン
Roger A Haken
ロジャー エイ.ヘイケン
B Scott David
ビー.スコット デビッド
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Original Assignee
Texas Instruments Inc
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    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 この発明は集積回路の分野、特に同じ集積回路内にバイ
ポーラ及びCMO3I−ランジスタを製造する方法を対
象とザる。
従県の技術及び問題点 周知の様に、ディジタル機能及び線形機能は、バイポー
ラ技術又は金属−酸化物一半導体<MOS)技術の何れ
かを用いる集積回路によって行なわれる場合が多い。勿
論、バイポーラ集積回路はMO3回路より61−層高法
で01作し、駆動?!i流が一層大きいが、消費電力が
一層高くなると云う犠牲を伴い、これは相補形MO8(
0MO8)回路に比べると、特にそうである。
最近の製造技術の利点により、同じ集積回路(普通[’
3 i 0MO3装置と呼ばれる)内にバイポーラ及び
0MO8の両方のトランジスタを使うことができる様に
なった。B i 0MO8構造の一例が、1987年1
月30日に出願された係属中の米国特許出願通し番号第
008.910号(テキ刀スインスツルメンツ・インコ
ーホチーレッド社に譲渡されている)に記載されている
B i 0MO8装置を形成することは、勿論、装置の
選ばれた区域に、公知の方式に従ってバイポーラ・トラ
ンジスタを形成し、装置の選ばれた区域に公知の方式に
従ってMOSトランジスタを形成し、2種類のトランジ
スタを相互接続づることによって達成することもできる
。然し、プロセスの観点からすると、各々の形式のトラ
ンジスタのある特徴は、他方の形式と両立性を持たない
傾向があり、その為、夫々を形成するのに多数のプロは
ス■程を必要とする。従って、この様なりiCMO8回
路を製造Jる「、1、プロセスの複雑さを抑え、コスト
を最小限に抑える為に、両方の形式のトランジスタに役
立つ構造を利用することが好ましい。然し、この様に、
構造部分及びプロレスの工程を二重に利用すると、−膜
内にその方法は、バイポーラ又はMOSの何れかのトラ
ンジスタ又は両方に対して、最適でなくなる。
従って、この発明の1」的は、プロセスを複雑化せずに
、Nチ1?ンネルMOSトランジスタの移動度の劣化が
減少したことにより、MO8竹能性能善される様なり 
t CMO8集積回路の製法を提供することである。
この発明の別の[1的は、ラッヂアップに対する免疫性
が改善されたBiCMO3構造になる41な方法を提供
することである。
この発明の別の目的は、MOSトランジスタの人体容量
効果が減少し、バイポーラ・トランジスタのコレクタ・
ベース間静電容υが小さ(なる様な構造にする方法を提
供することである。
更に、前に引用した係属中の米国特許出願通し番号用0
08.910号に記載されている様な、こう云う構造内
にバイポーラ・トランジスタを形成する従来の方法は、
拡散ベース領域とそれに重なるエミッタ電極(−膜内に
ポリシリコンで形成される)の間に薄い酸化物層を用い
ている。ベースの上の薄い酸化物は、−膜内にMO8t
−ランジスタに対するゲート酸化物と同じ工程で形成さ
れており、従って、その厚さは一般的20nm程度であ
る。
然し、この様な薄い酸化物がベース領域をエミッタ電極
から隔てていることにより、成る問題が起る。一番目に
、エミッタ・ベース間静電容畿が増加するのにつれて、
バイポーラ・トランジスタの性能が低下する。勿論、そ
の間の誘電体の厚さが薄くなるにつれて、この静電容量
が増加し、従ってエミッタとベース領域の間の誘電体を
一層厚手にすることが好ましい。更に、1ミツタ電極と
ベース電極の間の薄い誘電体は、接点エッチ、シリ号イ
ド化、金属のデボジッジョン及びシンターの様なこの侵
の処狸工程による応力に対して、本質的に一層弱い。更
に、薄い誘電体は、重なるメ゛タライズ層をエミッタ電
極に接続する為に、酸化物の上に形成される接点バイア
がベース領域に洩れを生ずる惧れを大きくする。こう云
うことは、エミッタ電極の中に接点バイアが過剰エッヂ
された場合に起ることがあり、その場合、エミッタ電極
の下の誘電体が更に薄くなり、エミッタ・ベース間静電
審理を一層増加する。権端な場合、誘電体が完全に通り
抜ける様にエッヂされ、上に市なる金属及びエミッタ電
極をベース領域に短絡する。
ベース領域の上に薄いMOSゲート酸化物の薄い誘電体
を使う、前に引用した係属中の米国特許出願通し番号用
008,910号に記載される方法は、ベース領域に対
する接点から離れた揚重で、ポリシリコンの1ミツタ雷
極に対する接点をつけることにより、この応力及び過剰
エッチの問題を避けている。この形式は、エミッタ・ベ
ース間静電容量の問題を取上げるものではなく、エミッ
タの抵抗を増加すると云う不利を強める。
従って、この発明の[目的は、バイポーラ・トランジス
タのベース及びエミッタの間に実質的に一層厚手の誘電
体層を用いるB i 0MO8構造を形成する方法を提
供することである。
この発明の別の目的は、同じ構造内にMOSトランジス
タを形成するのと両立性を持つ様な形で、ベース領域の
上に一層厚手の酸化物を形成する為に余分のマスク工程
を必要としないで、この様な一層厚手の誘電体を作る方
法を提供することである。
この発明の別の目的は、上の)本べた方法として、バイ
ポーラ・1〜ランジスタのベース領域と共に拡i′l1
敗杭を形成する為に使うことができる方法を提供するこ
とである。
この発明の上記並びにその他の利点は、以下図面につい
て説明する所から、当業台に1!!解されよう。
問題点を解決Jる為の手段及び作用 この発明(よバイポーラ及びCMO3I−ランジスタの
両方を持つ集積回路を製造1−る方法に使うことができ
る。P影領域の選ばれた区域に埋込みN十形層を形成し
、その上に簿い真性エピタキシトル層を形成づる。Nつ
1ル及びPウェルをエピタキシャル層に打込/υで拡散
し、その中にPヂ17ンネル及びNチャンネルのM O
S トランジスタを夫々形成する。真性エピタキシャル
14が、Pウェルを形成する為に必要な反対ドーピング
を少なくし、NチャンネルMO8I−ランジスタのチャ
ンネル領域の電子移動度を一層人きくする。
更に、ベース領域以外の表面の部分を覆うマスク層を用
いて、バイポーラ・l・ランジスタのベース領域を限定
づることにより、この発明は半導体装置を製造する方法
にも用いることができる。マスク層が、酸化防止用の窒
化シリコ1ンを含む。その後、所期のベース領域の上に
比較的厚手の酸化物層を成長させ、それを介してベース
・ドーパントを打込む。マスク層はベースの打込みを阻
止する位に厚手にしなりればならない。ベース領域の打
込みの後、マスク層を取除くことができ、ポリシリコン
の自動ドーピング又は別の打込みにより、エミッタ領域
を形成することができる。同じ方法を使って拡散抵抗を
形成づることがでさ、ポリシリコン層を使って抵抗を構
成し、拡散領域の各々の端に更に強くドープした拡散を
用いて、抵抗に対する接点をつける。ポリシリコンが戚
杭のシリサイド化を阻止するのに役立つ。
実施例 第1図は、埋込みN形層を形成する前の、ウェーハの状
態の軽くドープされたP形単結晶シリコン基板の断面図
である。酸化シリコン層4を窒化シリコン層6で覆って
構成されるマスク層が、多数の周知の方法のどれかに従
って形成される。例えば、酸化シリコン層4は公称の厚
さが50nmを持つ様に成長させた酸化物であって良く
、窒化物層は公称100nnのすさに低圧化学反応気相
成長(LPCVD)によってデポジット覆ることができ
る。層4及び6を第1図に示す様にパターンを定め、埋
込みN十領域を打込む為のマスクとして使う。この打込
み【ま第1図に矢印で示しである。
マスク層4及び6のパターン決めに使われるフォトレジ
スト(図面に示していない)は、■の多い、埋込みN 
+形イAンの打込みの1)nに取除くことが好ましい。
この実施例で、N+十形込み領域を形成する為の打込み
の一例として、5[15イオン/ cd稈度の量を用い
て、40keV程度のエネルギーでアンチモンの打込み
を行【【う。
打込み工程の復、アンチモンの拡散に典型的に要求され
る様に、30分間1250℃の様/Z^温のアニールの
間、アンチモンが拡散してN十形埋込み領域8を形成す
る。こうして得られるN十形埋込み領域8の深さは2乃
至3ミクロンの範囲である。勿論、砒素の様な他のドー
パントを使ってN十形埋込み領域8を形成することがで
き、これは−層低い温度(例えば砒素では1000℃)
のアニールを用いて追込むことができる。この工程の間
、窒化物層6によって覆われでいない場所で、250乃
至300 nmの厚さに、9手の酸化物領域10も形成
される。アニールの後、マスク用窒化物層6をはがす。
第2図の厚手の酸化物層jl!!10が、P形埋込み領
域を形成する為のイオンの打込みに対するマスクとして
役立つ。従って、例えば5E12乃至2[13イオン/
日の範囲内の吊で、40乃至70keVの範囲内のエネ
ルギーで、硼素の打込み(第2図に矢印で示す)を実施
する。その後アニール工程を実施して、打込まれた(硼
素を追込む。
このアニールは、所望の深さに応じて、900乃至95
0℃の温度で30乃至60分の期間に戸って行なわれる
。この実施例では、P形叩込み領域12の深さは約1ミ
クロンである。この打込みによってP形埋込み領域を設
けることが、動作能力のある装置を製造する際に不可欠
ではない。これは、P形埋込み領域を必要とせずに、こ
の代わりに隣り合ったNト形埋込み領域8の間の・バン
チスルーを防止するのに十分4【ドーピングm度をP形
基根2を持つ様にしてもよいからである。P形埋込み領
域を省略しても、前に;ホベた層4及び6の窒化物/酸
化物のり゛ンドインチ構造ではなく、厚手の酸化物層を
N十打込みマスクとして使うことができる。
更に、硼素の1J込みをマスクする為に厚手の酸化物層
10を使う結果、別のマスク及びパターン工程を必要と
けずに、N十形押込み領1iA8に隣接していて、それ
に対してセルファラインであるP形埋込み領域がyIら
れる。勿論、最終的なP形押込み領域及びN十形埋込み
領I!18の間に空間を希望する場合、この代わりに、
硼素の打込みの前に、別のマスク及びパターン工程を用
いても良い。
第3図はN十形埋込み領域に隣接して形成されたP形埋
込み領域12を示す。隣り合ったN十形埋込み領域8の
間の狭い場所にあるP影領域部分12′は、Pウェルを
最終的に持つ程の寸払ではなく、その代わりに、隣り合
ったN十形押込み領1i!8の間の隔離領域として役立
つ。」−に)ホべた硼素の打込みの後、厚手の酸化物層
10(並びに酸化物4)をはがし、周知の方法に従って
、エピタキシャル層14を成長させる。この発明のこの
実施例では、エピタキシャル層14はJ1常に軽くドー
プされたN形材料であり(叩ら、10オームαより大き
い)、略真1クシリコンになる様にする。
後で説明するが、エピタキシ1シル層14に選択的に打
込みをして、その中にMOS及びバイポーラ・トランジ
スタの両方を形成する1〕及びNのウェルを形成する。
バイポーラ・トランジスタにとって右利な様に、エピタ
キシャル層14は比較的薄く抑え(例えば0.75乃至
1.50ミクロン程度)、コレクタの内、NつIル(拡
散ベース領域とN十形押込み領域80間にある)にある
部分の良さが最小限に抑えられて、コレクタ抵抗が小さ
くなるようにする。
エピタキシャル層14の表面の上に薄い(例えば35r
vの)酸化物層16を成長させ、その後大体1100n
の厚さを持つLPCVDによる窒化物層18をデポジッ
トする。次に、第3図に示す様に、フォトレジスト19
によって窒化物層18のパターンを定め、前に述べた窒
化物層6と同様に、Nウェルの打込み(第3図の矢印で
示す)に対するマスクとして用いる。Nウェルの打込み
のエネルギーは、ドーパントを酸化物16を介してエピ
タキシ11ル層14に入れる程大きいので、酸化物16
は、打込みが行なわれる領域の土の不活性化層どして残
しておいて良い。
エピタキシャルF414内にNつ1ルを形成する為のイ
オンの打込みは、Nウェルに希望するドーパントの分布
に応じて、−回のイオンの打込み作業又は何回かの打込
みによって行なうことができる。この発明のこの実施例
では、低エネルギーの燐の打込みに続いて高エネルギー
の燐の打込みを行なうことにより、Nウェルの2回の打
込みを実施する。例えば、最初の打込みは70keVで
1E12イオン/ ctlの量であって良く、2番目の
打込みは、1.2E12イオン/cd程度の量で350
keVで行なうことができる。9IJ論、Nウェルの打
込み(1回又は複数回)は、所望のドーパント分布に応
じて、ここで述べたものと大幅に変えても良い。2回の
打込みの後、酸化物成長工程を行なう。これは900℃
の蒸気の雰囲気内で30分聞実施し、この結果、350
rv程度のVざを持つ酸化物層22が得られ、それがN
つIルの(]込みを受けた領域を覆う。その後、窒化物
酸化マスク層18をはがし、Pつ1ルを打込み、Nウェ
ル20に重なる酸化物領域22によってマスクする。
Pウェルの打込みは、硼素の打込みであり、例えば、5
0keVで1E12イオン/cdの量で行なわれ、これ
を第4図の矢印で示しである。
Pウェルの打込みの後、Nウェル及びPウェルの打込み
部の両方を所望の深さまで追込む。例えば、1000℃
のN2102の雰囲気内での150分の追込みにより、
典型的には上に述べた様な打込みの吊及びエネルギーで
は、ウェルの深さは約1ミクロンになる。前に)本べた
様に、従来のBi CM OS 製造方法はN形のエビ
タ4ニジ(例えば、1オーム−cta PI度又はそれ
以下)を利用し、Nつ丁ルの打込みを省略づ−るか或い
は吊を少なくすることができる様にしている。例えば、
Nウェル領域(これは最終的にはN−P−N形バイポー
ラ・トランジスタを含む)に於ける打込みの1(1傷の
倶れをIIA小限に抑える為に、1回の低エネルギーの
燐の↑j込みにより、0.5オーム−〇のエピタキシ蒐
・ル層内にNつTルを形成することができる。
然し、この様な1ピタ■シ1戸ル層にPつIルを形成j
jるに(ま、N形しビタキシpル層をP形になる様に反
対ドープすることを必要とする。周知の様に、この反対
ドープがその結果1qられる層のキャリヤの移動度を低
下させる。PウェルはNチャンネル形MO8l−ランジ
スタのチャンネル領域に使われるから、この反対ドーピ
ングにより、Nチャンネル形MO3t−ランジスタの性
能が低下する。
周知の様に、0MO8装置のNチ11ンネル形のトラン
ジスタは、−殻内にヂ1アンネルf[に於けるキャリヤ
移動度が一層大きい為に、Pチャンネル形トランジスタ
よりもスイッチング時間が一層速い。従って、0MO8
の設計は、−殻内に、速度が1i要な111シでは、で
きるだけ多くのN f−1!シンネル形O3形トランジ
スタを使う。従って、0MO8またはBiCMO8回路
にあるNグXrンネル形トランジスタのチャンネル領域
に於けるキャリヤ移動度の低下は、回路の性能に直接的
な影響を及ぼづ。この発明のこの実施例に従って、ロゼ
1エビクキシ1tル層14を使うと、それを形成する時
に必要な反対ドーピングを最小限に抑えることにより、
Pウェル24に於ける移動度の低下を少なくザる。上の
jホべた方法に従って、真性’LビタAシ〜ノル層14
内にNウェル20を形成しても、目につく様な打込み部
のll−1+D又はバイポーラ・トランジスタの劣化は
生じなかった。
酸化物領域22、及び追込み工程の間に形成される様な
醇化物がこの後はがされ、第5図に示す様なNつx /
L/領lj!!20及びPウェル領域24が残る。P形
埋込み領域12を形成する場合と同じく、Pウェル領1
424は、Nつrル領1420とセルファラインに形成
される。
この実施例は更にPウェル領域24とNウェル領域20
の間に別の隔離領域を含む。従って、酸化物領域22を
エッチした後、二酸化シリコンの1Or+n+の層26
が成長させられ、その上に約50nm(f)P′Iさを
持つバッフ?のポリシリコン層28がデポジットされる
。この後、ポリシリコン28のににしt’cVD’雫化
物廟30がデポジットされ、その後窒化物/ポリシリ]
ン/酸化物のサントイツブ゛構造のパターンを定めて隔
離領域を露出する。
10 COS隔頭部を形成する時のバッファとしてのポ
リシリコン層28の利点が、テキサス・インスツルメン
ツ・インコーホレーテッド社に譲渡された、1985年
9月170発行の米国特許第4゜541.167弓に記
載されている。隔V領域を露出した後、チャンネル・ス
トッパーを打込んで、表面近くのPつ1ル24のPウェ
ルl11素淵度を補う。この様に補うことにより、(後
で説明する様な)形成の間、Pウェル24から隔離酸化
物領域へ硼素が分離することが解決される。この様な打
込みの一例は、40kOV程磨のエネルギーで、3E1
2乃至5E12イオン/ ci範囲内の量の硼素の打込
みである。然し、Nウェル20の一部分も(別個のマス
クエ桿を実施しなければ)この打込みを受け、打込みを
受けるNウェル20の部分の過剰の補償を避()ながら
(即ち、Nつ1ル20のフィールド酸化物の闇値電圧を
高く保つ為)、Pウェル24からの硼素の分間を適切に
補償する(Pウェル24の)、f−ルド閣化物の1(闇
値電圧を高く保つ)為のブ11ンネル・ストッパーの打
込み吊を最適にすることが必要になる。この後、高圧酸
化工程(例えば10気圧及び900℃の蒸気雰囲気に5
2分間)を実施して、引込/υだ隔my化物層32を形
成する。この酸化は、構)古の能動領域の上では、窒化
甥層30によってマスクされている。フィールド酸化物
Nを形成する多数の公知の方法のどれか一つを用いて酸
化物層32を形成することができること(ま云うまでも
ない(例えば、四部を多くしたり、少なくしたりするこ
とが望ましいことがあり、ポリ・バッファは省略するこ
とができ、或いは酸化物の形成は異なる温度又は異なる
大気圧で行なうことができる)。米国特許第4.541
.167号に記載されている方法が好ましいが、その理
由はこの米国特許に記載されている。
第6図には、こうしてできた引込lυだ隔離酸化物領域
32が示されている。上に述べた方法によって形成され
る酸化物領域32のVさは少なくとも700rvである
ことが好ましい。°富化物層30゜バッファ・ポリシリ
コン層28及び酸化物層26を吟通の方法に従ってエッ
チし、ウェーハの表面をきれいにJる。その後、薄い予
備ゲート酸化物又はダミー・ゲート酸化物層34を2Q
nl程度の厚さに成長させ、実際のゲート誘電体を形成
することに通ずるこの後の方法の工程の間、シリコン表
面を保護する。
動作について説明すると、Pつ1ル24及びNウェル2
0は、その間の接合が逆バイアスされ、ウェルを互に隔
−116のに役立つ様にする。従りて、Pウェル24の
一部分を2つのNウェル20の間に配置して、2つのN
ウェル20を互に隔離【することができる。この様な隔
離を必要とする一例は、MOSトランジスタを含むNウ
ェル24を、バイポーラ・トランジスタを含むNウェル
24h)ら隔離する場合である。ウェルの間にこの様な
接合により隔離を使うのに代わるのは、トレンチ隔離を
使うことである。第7a図乃至第7e図は、2つのNつ
1ル20をnに隔離する例どして、第6図の構造にこの
様なトレンチ隔離を形成づる場合を示″rj、、このト
レンチ隔離は、成る状況で、例えばトレンチを形成する
ためのプロセスの余分なコストよりも、(トレンチと逆
バイアスされた接合を較べて)側壁静電容量が減少する
ことによる性能の1臂、又はトレンチ隔離によって1q
られる一11密な詰込み密度によるトレンチ方式でのつ
1−ハの表面積の節約の方が大きい場合、接合による隔
離よりもトレンチ隔離の方が好ましい。第7a図につい
て説明すると、酸化物層34を成長させた後、ポリシリ
コンのバッファ層36をLPGVDにより、25On−
程度の厚さにデポジットする。1ミクロン程度の厚さを
持つTEO8酸化物層38をこの複バッファ・ポリシリ
」ン層36の上にデポジットして、トレングをエッヂす
る為のハード・マスク材料として使う。次にフォトレジ
スト(図面に示していない)を使って、トレンチのパタ
ーンを定め、その後TEO8Fllf化物38、ポリシ
リコン層36、酸化物層34及びフィールド酸化物32
をエッチして、Nウェル20の内、その中に隔離用トレ
ングを形成しようする部分を露出する。第7a図はハー
ド・トレンチ・マスクを形成した結果を示す。
ハード・マスクを形成した後、周知のトレングー・エッ
チ方法により、及応性イオン令]ツチ(RIE)により
引込んだ酸化物層32及びNウェル20の中にトレング
40をエッチする。トレングは、N十形埋込み8の深さ
を越えて、4板2に達づる深さに及ぶことが好ましい。
トレンチ40内に約10On−の厚さに、酸化物の第1
の側壁層(図面に示していない)を成長させ、ダミー・
ゲート酸化物と同様な役に立てる。第1の側壁酸化物を
介してトレンチ40の底にチ%pンネル・ストッパの打
込みを実施して、そこにチャンネル・ストッパ領域42
を形成する。その後、第1の側壁酸化物層をはがし、第
7b図に承り様に、トレンチ40の側壁及び底の上に1
00nlllの酸化物層44を再び成長させる。
側壁酸化物層44を成長させた侵、トレンチ40をポリ
シリコンの栓46で埋める。これはウェーハの全体の上
にポリシリコン層のCV l)を行なうことによって形
成する。T[O8酸化物層38に達するまで、ポリシリ
コン層の平向化エッチを実施し、つ1−ハの表面でエッ
チを止める。
トレンチ40の内部のポリシリコンの栓46が第7C図
に示ず様に、予定の深さ(例えば、0.5乃至1.0ミ
クロンの範囲)に引込む様に、エッチを続Gプる。
ウェーへの全体の上に第2のl’ E OS IIi化
物層48をデポジットして、ポリシリコンの栓46の過
剰エッチによって生じたトレンチ4o内の凹部を埋める
ことにより、トレンチ隔離部の形成が完了づる。その後
、トレンチ40から離れたウェーハの表面でポリシリコ
ン層36に達するまで、TにO3A!2化物層48をエ
ッチバックし、−r E OS酸化物48をトレンチの
近くの引込んだ酸化品目34の111部に対してilL
而化面、第7d図の構造にする。
温爪す−イクルの聞、ポリシリコン及び単結晶シリコン
が略同じ削合で膨張及び収縮するから、トレンチ4oを
ポリシリコンの栓46で埋めると、集積回路に加わる1
、δカが極く小ざい構造になる。
第7a図乃〒第7d図についで−[に説明した方法によ
って111られる+−レンチ構造は、トレンチ40の凹
部の中にある厚手の酸化物が、接点バイアをポリシリコ
ンの栓46の中まで過剰エッチして、上に重4【る層か
らの洩れを招く倶れを最小限にするので、この後トレン
チ40の真上で金属聞又は金属とポリシリコン間の接点
をつけることができる様にする。従って、この構造は、
接点をトレンチ40の頂部から隔てると言う条件を除く
ものである。この条件により、接点の間隔の規則に従う
だけの為に、余分のつT−ハ面積を要する場合が多かっ
た。更に、ポリシリコンの栓46を引込めずに、トレン
チの頂部を酸化する為の従来の方法では、構造の表面の
近くに鳥のくちばし形が生じ、トレンチ40の頂部でシ
リコンと酸化シリコンの界面に応力が原因の洩れ電位を
増加することに注意されたい。従って、第7d図の1−
 [OS M化物キャップ48を形成したことは、トレ
ンチを小さい応力で充填することがeきる様にし、この
為、その真上に接点をつけても、トレンチ40の頂部又
−31その近くで応力の為に起る洩れがごく少なくなる
。第7e図は、第6図の構造にこの様なトレンチ隔離を
取入れた場合を示す。
第7a図乃至第7d図について上に説明したトレンチ隔
離方法は、上にjホへたのと同じ理由で、全部バイポー
ラの集積回路を製造する場合にも使える。この様な使い
方をする場合、フィールド酸化物層tia32は必ずし
も存在Vず、酸化vA層38によって構成されるハード
・マスクだけを必要とする。
周知の様に、N1−形埋込み領域8はバイポーラ・1〜
ランジスタのコレクク電極に特に適している。
第6図に戻って説明すると、Nウェル領iI!!20の
表面からN ト形埋込み領域8までの深いコレクタ1g
点をN形で打込む為(第6図の矢印で示す)、フA(〜
レジスト跨50が、バイポーラ・トランジスタを形成す
るNつI小領域20の一部分50を露出する様にパター
ンが定められていることが示されている。史に、ラッチ
アップの影響を少なくする為に、M OS l−ランジ
スタを含むNつ■ル20にり・1しては、Nウェル20
を通ってN十形埋込み領域8への直接的な接点が好まし
い7.従って、別のNウェル20の一部分51′が露出
され、深いコレクタの打込みを受ける。−例として、深
いコレクタの打込みは高エネルギー(150keV程度
)の燐の打込みであり、そのωは5E15乃至2E16
イオン/ ctiの範囲である。この結果得られた深い
」レクタ接点52が第8図に示されている。
第8図に示す様に、この後、バイポーラ・トランジスタ
のベース領域を形成する為のマスク層を定める前に、フ
ォトレジスト層50をはがす。最初にLPGVDポリシ
リコン層54を100rv程度の厚さにデポジットして
、ポリシリコン・バッファしacos隔離について1ν
1に引用した米国特訂第4.541.167弓に記載さ
れているのと同様に、応力による欠陥を最小限に抑える
。ポリシリコン54のデボジッジョンの後、270 n
m稈度の厚さに、LPGVD窒化物層56をデポジッi
−ηる。窒化物FA56及びポリシリコン層54のパタ
ーンをこの後定めてエッヂし、第8図の構造内の位置5
8のベース区域を限定する。
−旦、第8図に示寸様に、154及び56のパターン決
め及びエツチングによってベース区域58が限定された
ら、比較的9手、例えば、60乃至150部mの厚さの
酸化物r:460をベース区域58の土に成長させる。
窒化物層56が存在する為、勿論、この酸化物60は、
露出したベース区域58以外の所には成長しない。酸化
物層60の成長の後、硼素の打込みを行なって、バイポ
ーラ・トランジスタの拡散ベースを形成する。この打込
みが第8図に矢印で示されている。厚手の酸化物60を
介してのベースの打込みの一例として、80keVのエ
ネルギーで、8E13イオン/iのFM (7) n素
の打込みを行なう。予備ゲート酸化物34、ポリ291
2層54及σ窒化物層56の厚さは、このベースの打込
みを阻止する様に選ぶ。
上に述べた厚さ(例えば、人々20ni、1100n及
び270rv)は、上に述べたベースの打込みを阻止す
るのに有効であることが認められよう。上に述べた打込
みは、140nmの厚さに成長させた酸化物Fa60を
介して、ベース領域を形成するのに有効である。ベース
の打込みをそれを介して行なう厚手の酸化物層60の利
点は、後で詳しく説明する。このベースの打込みにより
、第9図の示1゛ベースfill Ij161が生じ、
これは表面から約300乃至400 niの範囲内の深
さまで広がる。この模の処理が酸化物層60を、成長さ
せた時の厚さに応じて、40乃至130+vの範囲内の
Ill的な1りさまで減らすことは云うまでもない。
ベースの打込みの後、窒化物層56を湿式■ツヂによっ
て除き、ポリシリコン層54をプラズマ・エッチによっ
て除き、別の湿式エッチにより予備ゲート([ダミー・
ゲート1)酸化物34を除く。第9図について説明する
と、MOSトランジスタのゲート誘゛市体として作用す
ると共に、後で説明する様に、拡散抵抗のパターン決め
に役立つゲート酸化物62をこの後所望の)ダさ、例え
ば2o nm1lij度に成長させる。ゲート酸化物6
2を成長させる好ましい方法は、850℃の温度に於け
る乾式/蒸気/乾式順序である。然し、この発明にとっ
て、他の誘電体材料又は組合せの材料を使うことを含め
て、ゲート酸化物62を成良さけるのに、周知の任息の
方法を用いることができることは云うまでもない。この
後、LPGVDにより、バッファ・ポリシリコン層64
を125nlll程度の厚さにデポジットする。周知の
様に、この時、閾値電圧調節用のイオンの打込みを行な
って、所望の回路動作に従って、MOS トランジスタ
のa I+ti電圧をm節することができる。この打込
み(第9図に矢印で示す)は、引込んだ隔離用酸化物層
32によってマスクされるだけであり、−膜内には比較
的低エネルギー(50keV)のP形の打込みである。
この代わりに、ゲート酸化物62を成長さぜる萌に、予
備ゲート酸化物34を介して閾値調節用の打込みを行な
っても良い。
次に第10図について説明すると、フォトレジスト層6
6がウェーハの表面の上に配冒され、バイポーラ・トラ
ンジスタのエミッタの場所を限定する様に、パターン決
めされることが示されている。ベースm 11161の
上方のポリシリコンFi64及び酸化物層60がこの後
エッヂされ、ベース領1或61に対づるエミッタ接点の
場所65を露出する。エミッタ接点を露出した後、フォ
トレジスト66をはがし、ウェーハの表面の上に、LP
GVDによってポリシリコン層68をデポジットし、第
11図に示す様に、エミッタ接点区域でベース領域61
と接触させる。ポリシリコン層68は325nn+の厚
さにデポジットし、これがMO8t−ランジスタに対す
るゲーl〜rH4ftとして作用すると共に、希望する
揚台、相互接続レベルとしても作用する。ポリシリコン
層68が、これから説明する様に、バイポーラ・トラン
ジスタのベース領域61に対してエミッタ領域を拡散す
る為のドーパントの源として6作用1゛る。エミッタ接
点の中にへい場所でtよ、ポリシリコン層68がポリシ
リコン層64と相加的であり、この結果、こう云う場所
では、ポリシリコンが一層厚手になる。この後、第11
図に矢印で示す様に、ポリシリコン層68が、50ke
Vのエネルギーで11三16乃至2E16イオン/d程
度の吊の燐の打込みによってドープされる。
第12図には、ポリシリコン層68が、MOSトランジ
スタのゲート電極並びにバイポーラ・トランジスタのエ
ミッタ接点を形成する様にパターン決めされ、且つエッ
チされた後の状態が示されている。ポリシリコン・エッ
チの侵、TEO8M化物層(図面に示していない)をデ
ポジットしく例えば、30nlll)、シリコン表面を
不活性化するとJしに、この後の打込み工程の間のソー
ス及びドレイン領域へのイオンの通扱けを最小限に抑え
ることができる。この薄い−rEO3M化物層は、ポリ
シリコン・ゲート電捗68からの通り央けの打込みを打
潤M様に作用し、この通り扱1ノの打込み部の横方向の
拡散を補償して、ゲート電極68の縁と更に良く整合す
る様に1−る。フォトレジストト472は、Nブ11ン
ネル形MOSトランジスタのソース及びドレイン順戚7
4を限定する様に、並びに燐の通り央りの打込み(第1
2図に矢印で承り)によって打込むべきNウェル接点7
6を限定する様にパターン決めされる。コレクタ接点5
2及びN十理込み領域の接点53も、この打込み受ける
ことができる。通り央けの打込みは、1987年1月2
8E1に付与された、デキサス・インスツルメンツ・イ
ンコーホレーテッド社に譲渡された米国特訂第4.56
6.175号に記載されている様に、「軽りドーブした
ドレイン」 (又は傾斜接合)を持つNチャンネル形M
OSトランジスタを形成する時に、浅くて、比較的軽く
ドープされたN形拡散部を形成するものである。この1
1な通扱けの打込みの一例は、80keVのエネルギー
に於ける2E13イオン/ cM捏度のiBぐある。
第13図はポリシリコン68の各々の側に側壁酸化物フ
ィラメント78を形成する様子を示す。
この形成は、(第12図から)フォトレジスト72をは
がし、ウェーハの上に(今の例では厚さ約200 nl
lの)TPO8M化物の同形層をデポジットし、その後
、前に引用した米国特訂第4,566.175号に記載
されている様に、酸化物層の異方性エツチングを行なっ
て、第13図に示す側壁フィラメント78を残すことに
よって達成される。厚手の酸化物60も、エミッタ・ポ
リシリコンロ8及び側壁フィラメント78によって覆わ
れていない場所では、エッチされる。表面の不活性化の
為、並びに打込み中のイオンの通扱けを減少する為、前
と同じく、別のTEO8酸化物層(図面に示してない)
をデポジットしても良く、フォトレジスト80は、Nチ
ャンネル形ソース及びドレイン領1!!!74、NつI
ル接点76及び]コレクタ接点2を露出する様にパター
ン決めする。
次に、ソース/ドレインの打込みを実施し、Nチ驚・ン
ネル形MO8l−ランジスタの強くドープされたソース
及びトレインに対し、−m深い接合の深さを形成する。
この様なソース/ドレインの打込み(第13図に矢印で
示す)の−例は、3E15イAン/dの聞を用いた高エ
ネルギーの砒木の打込み(例えば150 k e V 
)であり、そのl4E14イオン/ cm稈度の出で一
層低いエネルギー((91えば9bkeV)の燐の打込
みを続けて行なう。
第14図は、Nウェル20のN+十形接点76、Pウェ
ル24にあるNチャンネル形MO8i−ランジスタのこ
うして形成されたソース及びドレイン領iii!74と
を示す。フォトレジスト80をはがし、フォトレジスト
・パターン82を形成して、Nウェル20内のPチャン
ネル形MOSトランジスタのソース−ドレイン領域84
と、Pウェル24内のP十形接点85及びベース領域6
1に対するP十形ベース1を極接点86とを限定する。
ソースドレイン川のill素の打込みが第14図の矢印
で示されて43す、これは例えば20keVのエネルギ
ーで3E15イオン/cI11の甲を用いる。
第15 a図及び第15b図には、この発明に従って拡
散抵抗を形成する様子が示されている。第15a図に示
す様に、拡散抵抗は、第8図に示す様に、酸化物160
を介して同じベースの打込みを受ける領域(即ち、第1
5a図のダ1vi61)に存在する。その後、前にjホ
べた様に、ポリシリコン(ゲート[1>68のデボジッ
ジョン及びパターン決めと側壁酸化物フィラメント78
の形成が実施される。この結末、第15a図の構造にな
り、ポリシリコン電極68及び側壁酸化物フィラメント
78はベース領域の−Fで酸化物層6oのトにある。酸
化物層60の内、側壁酸化物フィラメントの外側にある
部分をパターン決めして除くと共に、露出部分を第14
図について説明したP十形のソース/ドレインの打込み
にかけることにより、領域61の両端に雷気接貞をつけ
、この結果第15b図の構造になる。その後、公知の数
ある任意の方法により、Pト形拡散部88に対して接続
を行なうことができる。ポリシリコンロ8及び側壁フィ
ラメント78は領域61のシリサイド化(後で説明する
)を防止し、拡散抵抗の抵抗値がベース領域61の形状
及びドーピングi11度によって定められる様にする。
第16図について説明すると、第14図に示したP形及
びN形のソース/ドレインの打込みの両方が完了した轡
、アルゴン雰囲気内で900℃での30分のアニール等
の、不活性雰囲気内での高温アニールによって、打込ん
だドーパントを追込む。このアニールは、ソース/ドレ
インの打込み部を追込むだ4Jでなく、ポリシリコンロ
8内のドーバン1〜をベース領域61内に拡散させ、や
はりテキリース・インスツルメンツ・インコーホレーテ
ッド社に1渡された、1986年11月19日に出願さ
れた係属中の米国特訂出に1通し番号第932.752
号に記載されている様に、その中にエミッタ領域89を
形成する。この方法によって得られるエミッタ接合の深
さは、100乃至15001の範囲内である。この7二
−ルは、ベース領域61の深さを、エミッタの下にもあ
る程度押込む(即ち、「エミッタの押込み」)。このソ
ース/ドレイン及びエミッタのアニールの侵、残ってい
る酸化物があれば、ソース/ドレインの打込みを行なっ
たソース/ドレイン及び接点領域と、ポリシリコンロ8
とから、そう云う酸化物を除いてきれいにする。この後
、希望により、アキ1ノス・インスツルメンツ・インコ
ーホレーテッド社に譲渡された、1987年9月1日に
付与された米田特許第4.690.730号に記載され
ている様に、露出したシリコンと直接的に反応するブタ
ンの様な金属をデポジットした後、酸化物キャップを設
けることにより、拡散部をシリリ“イドで被覆すること
ができる。その結果、第17図に示すチタン・シリサイ
ド層90が形成される。テキサス・インスツルメンツ・
インコーホレーテッド社に譲渡された、1987年6月
23日に付与された米国特許第4.675,073号に
記載されている様に、シリサイド層及び酸化物層上の反
応しなかったチタンをパターン決めによってエツチング
し、パターン決めしたチタン被膜を窒素雰囲気に露出す
ることにより、局部的な相互接続部92を作ることがで
きる。
第17図には、こうして製造された構造内の種々の場所
に接続された第ルベルの金属相互接続部が示されている
。多重レベル誘電体がLPCV+〕−1−E OS A
!2化物のIと較的Pメ手(1ミクロン程+111t 
)の第1の層94ににって形成される。この後層94を
!V而面し、テキサス・インスッルメンツ・インコーホ
レーテッド社にぷ渡された、1987年2月5日に出μ
mされた係属中の米国特許出願通し番号第010,93
7号に記載されている様にエッヂバックする。平面化し
たTEO8I化物94を次に第2のTEO8酸化物層(
例えば厚さ約10100nで被覆し、その後jツざが3
00 nm稈度で、5重量%の燐澗疫を持つ燐でドープ
された酸化物層98を設ける。接点バイアをパターン決
めしてニップし、燐でドープされた酸化物98を、例え
ば700℃で60分間、高温アニールによって活性化し
て稠密化する。この後、第ルベルのメタライズ部102
をデポジットして、構造内の種々の場所に接触させるこ
とができ、これは標準的なアルミニウム又はドープされ
たアルミニウム・メタライズ部分、又は、チタン・タン
グステン合金の第1の層に続<CVDタングステン層で
構成することができる。Ti/W〜タングスティン系が
多重レベル金属系では特に役に立つ。勿論、第18図の
構造にもう1つのレベル金属相互接続部を追加して、公
知の方法に従って形成されたバイアを介して、第1のメ
タライズ部102にif触させることができる。
ポリシリコンロ8の内、バイポーラ・トランジスタのエ
ミッタを形成する部分の下にある厚手の酸化物層60が
ある利点を持つことが認められよう。第1に、エミッタ
・ポリシリコンロ8が、−層厚手の酸化物層60の為に
、−層大きな距離だけ、ベース領1a60から隔てられ
、エミッタ電極とベース領v161の間の静電容量を減
少し、バイポーラ・トランジスタのスイッチング速度を
改善する。更に、1ミツタ電極に対する第1の金属接点
が、ベース領11!!61内の拡散エミッタ領域8つの
真上で行なわれ、バイポーラ・トランジスタを形成する
のに必要な表面積を節約すると共に、エミッタ雷1への
電流通路の長さを短縮することにより、エミッタ抵抗を
減少することが理解されよう。
従来の回路では、接点のこの様な梢【卜ねにより、その
間の薄い誘電体に応力が加わることによって生ずるエミ
ッタ電穫からベース領域への洩れの為、信1イ1性が低
下していた。
第18図に示す第ルベルのメタライズ部を設りた後、1
個の基板2の中に、2つのチャンネル導電度を持つMO
S t−シンジスタ、ウェル接続部及びバイポーラ・ト
ランジスタを容易に作ることがでさることが理解されよ
う。Nチャンネル形トランジスタ150が、第18図の
左側でPウェル24の中に作られ、そのソース領域及び
移動接点が第ルベルの金属102を介してアースに接続
され、そのドレイン領域が局部的な相互接続層92と接
触する。同様に、Pチャンネル形トランジスタ152が
バイアスされ、そのソース及びウェル接点が電源■dd
に接続され、そのドレインηj lll1!がパターン
決めしIこ局部的な相H接続部92と接触づる。CMO
Sインバーウとして動作するには、トランジスタ150
.152のゲー1〜及びドレイン領域を一緒に接続する
。第18図の右側のNウェル20に形成されたバイポー
ラ・トランジスタ154は、N→−形理込み領域8内に
サブニルクタを持ら、これが深いコレクタ接点52を介
して第ルベルの金属102と接触り−る。1ミツタ領I
11!89もパターン決めした第ルベルの金属102と
1妄触し、これに対してベース領Lli61はパターン
決めした局部的な相n接続層92と接触する。
第18図には、第17図の構造の平面図が示されている
が、図面を分り易くする為、金属層102は示してない
。接点バイア100が第18図に示されており、金属ポ
リ間及び金属拡散部間の接点に対する層94.98のエ
ッヂされた場所を示している。この実施例では、Nウェ
ル20が1個のPウェル24内のアイランドとなって現
われている。局部的な相n接続部92がポリシリコン層
68に重なり、集積回路の伯の場所に接続されることが
示されている。
この発明を好ましい実施例及び成る変更について詳しく
説明したが、この説明が例に過ぎず、この発明を制約−
16ものと解してはならないことは云うまで乙ない。史
に、この発明の実施例のIli′a後に種々の変更を加
えることら、この発明のその他の実施例し、以]−の説
明から、当業者に容易に明らかであることが理r//さ
れよう。この様な変更及び別の実施例は、勿論、ここで
説明した打込み条例、酸化及び拡散サイクル及びメタラ
イズ方式の変更を含む。これらの全ての変更及び別の実
施例ら、この発明の範囲内であることを承知されたい。
以上の説明に関連して史に下記の項を開示する。
(1)  半導体v板に集積回路を製造する方法に於い
て、前記桔根内に第1の拡散領域を形成し、該叩込み領
域は第1の導電型を持ら、前記第1の埋込み領域に市ね
て前記v板の上にエビタギシVル層を形成し、該エピタ
キシセルに層は前記第1の叩込み領域よりも実質的に低
いドーピング温度を持ち、前記エピタキシセル層の選ば
れた区域をドーピングすることにより、前記第1の導電
型を持つ第1のウェルを形成し、該第1のウェルが前記
第1の拡散領域に重なり、前記1ビタキシI/ル層の選
ばれた区域をドーピングすることにより、第2の導’、
if型を持つ第2のウェルを形成し、該第2のウェルは
前記第1の拡散領域に小ならず、前記第1及び第2のつ
rルの中にトランジスタを形成する工程を含む方法。
(2)  (11項に記載した方法に於いて、町数周の
第1の拡散領域及び第1のウェルが形成され、バイポー
ラ及びMOS l〜ランジスタが別々の第1のウェルの
中に形成される方法。
(3)  (1)項に記載した方法に於いて、1−ビタ
ー1シヤル層が10オーム−cm J:り大きな抵抗値
を持つ方法、。
(4)  (11項に記載した方法に於いて、第1のつ
エルを形成する工程の後、第1のウェルの上に、第2の
ウェルマスク層を形成し、前記第2のウェルを形成する
工程が、11を記エピタキシャル層の内、前記第2のつ
J−ルマスク層によって沼わ・れていない部分を、第2
の導電型を持つドーパントでドープすることを含む方法
(5)  半導体本体の面内に集積回路を製造する方法
に於いて、第1の¥I導電型持つ第1のマスク層を前記
面の選ばれた区域内に形成し、該第1のマスク層は゛劣
化物層を右し、該第1のマスク層が前記面の内、それが
覆っていない部分に拡散区域を限定し、前記拡散区域内
に酸化物層を成長させ、該酸化物層は100止を越える
厚さを情ち、前記拡散1区域を第2の導電型を持つドー
パントでドープし、前記マスク層は該第2の導電型を持
つドーパントがその下にある前記面の選ばれた区域をド
ープしない様に阻止し、前記第1のマスク層を除く工程
を含む方法。
(G)  (5)項に記載した方法に於いて、前記半導
体本体の面内に前記第1の導電型を持つ第10ウエルを
形成し、前記第1のマスク層が該第1のウェルの一部分
の上に形成され、前記拡散区域が前記第1のつ1ルの中
に限定される方法。
(7)  (!l)項に記載しtこ方法に於いて、前記
第1のマウス層を形成する工程が、前記面の上に第1の
ポリシリコン層をデポジットし、該第1のポリシリコン
層の」ユに窒化シリ」ン層をデポジットし、前記第1の
ポリシリコン層及び前記窒化シリコン層の選ばれた部分
をエツチングして、前記面内の拡散区域を露出すること
を含む方法。
(8)  (5)項に記載した方法に於いて、ドープさ
れた拡散区域の選ばれた部分の上に第2のポリシリコン
層を形成し、前記酸化物層をエツチングして、前記ドー
プされた拡散区域内に、前記第2のポリシリコン層によ
って覆われていない部分を露出し、前記ドープされた拡
散区域の露出した部分を、第2の導電型をもつドーパン
トでドープして、前記拡散区域の露出部分が、前記;S
−ブされた拡散区域の内、前記第2のポリシリコン図の
下にある部分よりも、−層強くドープされる様にする工
程を含む方法。
(9)  (5)項に記載した方法に於いて、前記拡散
区域をドープする工程が、前記半導体本体の面をイオン
・ビームに露出して、前記第2の導電型を持つドーパン
ト・イオンを前記拡散区域に打込み、前記第1のマスク
層はその下にある前記半導体本体の面内にイオンが打込
まれない様に阻止し、打込まれたドーパント・イメンを
前記拡散領域内の予定の深さまで拡散させることを含む
方法。
(10)バイポーラ及び0MO81〜ランジスタの両方
を持つ集積回路を製造りる方法を説明した。基根2の中
に埋込みN形層8及び埋込みP形層12を拡散し、埋込
み層の上に略貞性のエピタキシャル層14を形成する。
夫々の埋込み廟の上でエピタキシャル層の中に柱にセル
ファラインになる様にNウェル20及びPウェル24を
形成する。真性エピタキシャル層は、Pウェル24を形
成することがでさる様にし、この中にNチャンネル形M
OSトランジスタ150が最終的に形成され、これは反
対ドーピングによる移8瓜の劣化を少なくする。隔1!
1用酸化物領域32がつエルの境界に形成され、ウェル
を相互に隔!1mする。エミッタ・ポリシリコンロ8及
び真性ベース領1461の間に、ポリシリコン・ゲート
68の下にあるゲート酸化物62より191の酸化物層
60が形成される。
【図面の簡単な説明】
第1図乃至第6図、第8図乃至第1/I図及び第16図
及び第17図は、この発明の方法の種々の製造状態に於
けるB i CMO3半導体構造の断面図、第7a図乃
至第7e図は、13icMO3半導体構造の断面図で、
この発明の別の実施例による隔離用トレンチの種々の製
造状態を承り。第15a図及び第15b図はこの発明の
方法の種々の製造状態に於(Jる拡散抵抗の断面図、第
18図は第17図の構造の平面図である。 主な符号の説明 4二酸化シリコン層 6:窒化シリコン層 8:N十型埋込み領域 10:酸化物領域 12:P形埋込み領域 14:エピタキシャル層 19:フォトレジスト 20:N  1シ ェ ル 24 : l)つ1ル 28:ポリシリコン層 30 : L l) C[)′仝化物層38:1FO3
酸化物層 40:1〜レンチ 42ニブl’ンネル・ス1ヘツパ領域 90:1タン・シリリイド層

Claims (1)

    【特許請求の範囲】
  1. (1)半導体基板に集積回路を製造する方法に於いて、
    前記基板内に第1の拡散領域を形成し、該埋込み領域は
    第1の導電型を持ち、前記第1の埋込み領域に重ねて前
    記基板の上にエピタキシャル層を形成し、該エピタキシ
    ャル層は前記第1の埋込み領域よりも実質的に低いドー
    ピング濃度を持ち、前記エピタキシャル層の選ばれた区
    域をドーピングすることにより、前記第1の導電型を持
    つ第1のウェルを形成し、該第1のウェルが前記第1の
    拡散領域に重なり、前記エピタキシャル層の選ばれた区
    域をドーピングすることにより、第2の導電型を持つ第
    2のウェルを形成し、該第2のウェルは前記第1の拡散
    領域に重ならず、前記第1及び第2のウェルの中にトラ
    ンジスタを形成する工程を含む方法。
JP63308697A 1987-12-07 1988-12-06 集積回路の製法 Pending JPH022156A (ja)

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