DE3855252T2

DE3855252T2 - Verfahren zum Herstellen eines Twin-well-BICMOS-Transistors

Info

Publication number: DE3855252T2
Application number: DE3855252T
Authority: DE
Inventors: Robert H. Plano Texas 75023 Eklund; Roger A. Dallas Texas 75229 Haken; Robert H. Garland Texas 75042 Havemann; David B. Plano Texas 75075 Scott
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 1987-12-07
Filing date: 1988-12-06
Publication date: 1996-08-14
Anticipated expiration: 2008-12-07
Also published as: DE3855252D1; EP0320217A2; EP0320217B1; KR0140715B1; EP0320217A3; KR890011104A; JPH022156A

Description

Diese Erfindung betrifft das Gebiet der integrierten Schaltungen und richtet sich insbesondere auf Verfahren zur Herstellung bipolarer und CMOS-Transistoren in derselben integrierten Schaltung.

Hintergrund der Erfindung

Wie im Stand der Technik wohlbekannt ist, werden digitale und lineare Funktionen häufig durch integrierte Schaltungen ausgeführt, bei denen entweder eine bipolare oder eine Metall- Oxid-Halbleiter-(MOS)-Technologie verwendet wird. Bipolare integrierte Schaltungen bieten natürlich eine schnellere Arbeitsweise und höhere Ansteuerungsströme als die MOS- Schaltungen auf Kosten einer höheren Verlustleistung, insbesondere gegenüber komplementären MOS-(CMOS)-Schaltungen. In letzter Zeit gemachte Fortschritte in der Herstellungstechnologie haben die Verwendung von bipolaren und CMOS-Transistoren in derselben integrierten Schaltung ermöglicht (gewöhnlich als BICMOS-Bauteile bezeichnet). Ein Beispiel einer BICMOS- Anordnung ist in dem auf Texas Instruments Incorporated übertragenen Patent EP-A-0 278 619 beschrieben.
BICMOS-Bauteile können natürlich gebildet werden, indem die bipolaren Transistoren und die MOS-Transistoren jeweils nach bekannten Techniken in bestimmten Bereichen des Bauteils gebildet werden und indem die beiden Transistortypen verbunden werden. Gewisse Eigenschaften der beiden Transistortypen neigen jedoch vom Gesichtspunkt des Herstellungsverfahrens zur Unvereinbarkeit, wodurch zur Bildung eines jeden der beiden zahlreiche Herstellungsschritte erforderlich werden. Bei der Herstellung solcher BICMOS-Schaltungen ist es daher zur Minimierung der Komplexität des Herstellungsverfahrens und der Kosten vorzuziehen, Anordnungen zu verwenden, die in beiden Transistortypen verwendbar sind. Diese Doppelverwendung von Anordnungsbestandteilen und Verfahrensschritten führt jedoch im allgemeinen zu einem Verfahren, das entweder für die bipolaren Transistoren oder die MOS-Transistoren oder für beide nicht optimal ist.
Es ist daher ein Ziel dieser Erfindung, ein Herstellungsverfahren für integrierte BICMOS-Schaltungen zu schaffen, das ohne die Komplexität des Verfahrens zu erhöhen, infolge der verringerten Verschlechterung der Beweglichkeit in den n-Kanal-MOS-Transistoren eine verbesserte MOS-Leistungsfähigkeit bietet.
Es ist ein weiteres Ziel dieser Erfindung, ein Verfahren zu schaffen, das zu einer BICMOS-Anordnung mit einer verringerten Anfälligkeit für den Latch-up-Effekt führt.
Es ist ein weiteres Ziel dieser Erfindung, ein Verfahren zu schaffen, das zu einer Anordnung führt, die einen verringerten Body-Effekt bei den MOS-Transistoren sowie eine verminderte Kollektor-Basis-Kapazität bei den bipolaren Transistoren aufweist.
In US-A-4 637 125 und in EP-A-0 097 379 sind Verfahren zur Herstellung integrierter Schaltungen offenbart, die CMOS- Transistoren und bipolare Transistoren enthalten. In diesen beiden Offenbarungen sind die Transistoren in Wannen mit unterschiedlichen Leitfähigkeitstypen in einer Epitaxialschicht gebildet, und die Gate-Elektroden sind aus Polysilicium gebildet. In beiden sind vertikale bipolare Transistoren offenbart, wobei die Emitterzone durch Diffusion eines Störstoffs vom Polysilicium-Emitterkontakt gebildet wird, der über ein Fenster in einem Bereich einer sonst als das Gate-Oxid des CMOS-Transistors dienenden Oxidschicht in Kontakt mit der Epitaxialschicht steht.
In bekannten Verfahren zur Bildung der bipolaren Transistoren in solchen Anordnungen, wie in den bereits erwähnten Patentschriften EP-A-0 278 619, US-A-4 637 125 sowie in EP-A-0 097 379, wurden dünne Oxidschichten zwischen der diffundierten Basiszone und der darüberliegenden Emitterelektrode (im allgemeinen aus Polysilicium gebildet) vorgesehen. Das dünne Oxid über der Basiselektrode wird im allgemeinen im selben Schritt gebildet wie das Gate-Oxid für die MOS- Transistoren und weist daher im allgemeinen eine Dicke im Bereich von 20 nm auf.
Solche die Basiszone von den Emitterelektroden trennenden Oxide bringen jedoch gewisse Schwierigkeiten mit sich. Zunächst wird die Leistungsfähigkeit der bipolaren Transistoren mit wachsenden Emitter-Basis-Kapazitäten verschlechtert. Diese Kapazität vergrößert sich selbstverständlich mit verringerter Dicke des dazwischenliegenden Dielektrikums, weshalb es vorteilhaft ist, wenn sich zwischen der Emitterzone und der Basiszone ein dickeres Dielektrikum befindet. Weiterhin ist ein dünnes Dielektrikum zwischen der Emitterelektrode und der Basiszone von Natur aus schwächer gegenüber Spannungsbeanspruchungen durch nachfolgende Verarbeitungsschritte, wie Kontaktätzen, Silicidieren, dem Aufbringen von Metall und Sintern. Weiterhin erhöht sich durch ein dünnes Dielektrikum das Risiko, daß sich ein über dem Oxid zur Verbindung einer darüberliegenden Metallisierungsschicht mit der Emitterelektrode gebildeter Durchkontakt bis zur Basiszone ausbreitet. Dies kann auftreten, wenn der Durchkontakt durch die Emitterelektrode übergeätzt wird, wodurch das Dielektrikum unterhalb der Emitterelektrode weiter verdünnt wird, wodurch die Emitter-Basis-Kapazität wiederum weiter erhöht wird. Im äußersten Fall kann das Dielektrikum vollständig durchgeätzt werden, wodurch das darüberliegende Metall und die Emitterelektrode mit der Basiszone kurzgeschlossen werden.
Bei dem in der vorausgehend erwähnten Patentschrift EP-A- 278 619 beschriebenen Verfahren, bei dem das dünne MOS-Gate- Oxid-Dielektrikum über der Basiszone verwendet wird, werden Probleme durch Spannungsbeanspruchung und Überätzen vermieden, indem der Kontakt mit der Polysilicium-Emitterelektrode an einem Ort hergestellt wird, der sich von dem Kontakt mit der Basiszone entfernt befindet. Bei einer solchen Anordnung wird das Problem der Emitter-Basis-Kapazität nicht berücksichtigt, und es tritt ein zusätzlicher Nachteil infolge einer Erhöhung des Emitterwiderstands auf.
Es ist daher ein Ziel dieser Erfindung, ein Verfahren zur Bildung einer BICMOS-Anordnung zu schaffen, bei der eine wesentlich dickere dielektrische Schicht zwischen der Basiselektrode und der Emitterelektrode der bipolaren Transistoren vorgesehen ist.
Es ist ein weiteres Ziel dieser Erfindung, ein Verfahren zu schaffen, bei dem ein solches dickeres Dielektrikum in einer mit der Bildung der MOS-Transistoren in derselben Anordnung verträglichen Weise erzeugt wird, und bei dem kein zusätzlicher Maskierungsschritt zur Bildung des dickeren Oxids über der Basiszone erforderlich ist.
Es ist ein weiteres Ziel dieser Erfindung, ein Verfahren zu schaffen, das zur Bildung diffundierter Widerstände und der Basiszone der bipolaren Transistoren verwendet werden kann.
Andere Ziele und Vorteile der Erfindung werden für gewöhnliche Fachleute unter Bezugnahme auf die folgende Beschreibung ersichtlich, die zusammen mit der Zeichnung gelesen werden sollte.

Kurzbeschreibung der Zeichnung

Die Figuren 1 bis 6, die Figuren 8 bis 14 und die Figuren 16 und 17 sind Querschnittsdarstellungen einer BICMOS- Halbleiteranordnung in verschiedenen Herstellungsständen, entsprechend dem erfindungsgemäßen Verfahren.
Die Figuren 7a bis 7e sind Querschnittsdarstellungen einer BICMOS-Halbleiteranordnung, in denen verschiedene Herstellungsstände einer Grabenisolation gemäß einer anderen Ausführungsform der Erfindung dargestellt sind.
Die Figuren 15a und 15b sind Querschnittsdarstellungen eines diffundierten Widerstands in verschiedenen Herstellungsständen gemäß dem Verfahren der Erfindung.
Figur 18 ist eine Draufsicht der Anordnung aus Figur 17.

Zusammenfassung der Erfindung

Die Erfindung kann in einer Ausführungsform in ein Verfahren zur Herstellung einer bipolare Transistoren und CMOS- Transistoren aufweisenden integrierten Schaltung integriert werden. Eine vergrabene n&spplus;-Schicht wird in bestimmten Bereichen einer Zone vom p-Typ gebildet, und eine dünne eigenleitende Epitaxialschicht wird darauf gebildet. N-Wannen und p- Wannen werden in die Epitaxialschicht implantiert und eindiffundiert, in der die p-Kanal- bzw. die n-Kanal-MOS- Transistoren gebildet werden. Die eigenleitende Epitaxialschicht verringert das zur Bildung der p-Wanne erforderliche Gegendotieren, wodurch eine höhere Elektronenbeweglichkeit in der Kanalzone der n-Kanal-MOS-Transistoren geschaffen wird.
In einer weiteren Ausführungsform kann die Erfindung in ein Verfahren zur Herstellung eines Halbleiterbauteils integriert werden, indem die Basiszone eines bipolaren Transistors mit einer Maskierungsschicht festgelegt wird, die alle Bereiche der Fläche außer der Basiszone bedeckt. Die Maskierungsschicht enthält zur Verhinderung einer Oxidation Siliciumnitrid. Daraufhin wird eine relativ dicke Oxidschicht auf der vorgesehenen Basiszone aufgewachsen, und der Basis-Störstoff wird durch sie implantiert. Die Maskierungsschicht muß weiterhin ausreichend dick sein, um die Basis-Implantation zu blokkieren. Nach der Implantation der Basiszone kann die Maskierungsschicht entfernt werden, und die Emitterzone kann durch Polysilicium-Eigendotierung oder durch eine weitere Implantation gebildet werden. Dasselbe Verfahren kann zur Bildung diffundierter Widerstände verwendet werden, wobei eine Polysiliciumschicht zur Festlegung der Widerstände verwendet wird und eine stärker dotierte Diffusion an beiden Enden der diffundierten Zone zur Herstellung des Kontakts mit dem Widerstand verwendet wird. Das Polysilicium dient auch dazu, die Silicidierung des Widerstands zu verhindern.
Nach Anspruch 1 der vorliegenden Erfindung wird ein Verfahren zum Herstellen einer integrierten Schaltung mit Feldeffekttransistoren, die Kanäle mit unterschiedlichen Leitfähigkeitstypen haben, und bipolaren Transistoren in der Fläche eines Siliciumkörpers, wobei die Transistoren in Zonen mit unterschiedlichen Leitfähigkeitstypen gebildet sind, geschaffen, das folgende Schritte enthält:
(a) Bilden stark dotierter erster Zonen vom n&spplus;-Typ angrenzend an zweite Zonen vom p-Typ,
(b) Aufbringen einer Epitaxialschicht auf die Fläche des Halbleiterkörpers in der Weise, daß die ersten und zweiten Zonen vergraben werden,
(c) Bilden einer Maske aus Siliciumnitrid auf einer Sihciumoxidschicht vor dem Aufbringen der Epitaxialschicht auf die Fläche,
(d) Implantieren eines Störstoffs vom n-Typ durch Fenster in der Maske in die Epitaxialschicht in der Weise, daß erste Wannen (20) vom n-Typ über den ersten Zonen vom n&spplus;-Typ in dem Siliciumkörper gebildet werden,
(e) Aufwachsen von Oxid auf den unmaskierten Teilen der Fläche der Epitaxialschicht,
(f) Entfernen des Siliciumnitrids,
(g) Implantieren eines Störstoffs vom p-Typ in die Epitaxialschicht unter Verwendung des aufgewachsenen Oxids als eine Maske in der Weise, daß zweite Wannen vom p-Typ gebildet werden, die automatisch auf die ersten Wannen vom n-Typ über den zweiten Zonen vom p-Typ in dem Siliciumkörper ausgerichtet sind,
(h) Eintreiben der die Leitfähigkeit bestimmenden Störstoffe der ersten und zweiten Wannen in die Epitaxialschicht in der Weise, daß die Wannen vom n-Typ die vergrabenen Zonen vom n&spplus;-Typ zur Bildung kombinierter Zonen vom n-Typ treffen, und die Wannen vom p-Typ die vergrabenen Zonen vom p-Typ zur Bildung kombinierter Zonen vom p-Typ treffen, und
(i) Bilden von Transistoren in den kombinierten Zonen vom n-Typ und den kombinierten Zonen vom p-Typ, dadurch gekennzeichnet, daß die im Schritt (b) aufgebrachte Epitaxialschicht aus sehr leicht n-dotiertem, im wesentlichen eigenleitenden Silicium mit einem spezifischen Widerstand von mehr als 10 Ohm cm besteht.

Detaillierte Beschreibung der bevorzugten Ausführungsform

Figur 1 ist eine Querschnittsdarstellung eines leicht dotierten Einkristall-Siliciumsubstrats 2 vom p-Typ in Waferform, das vor der Bildung einer vergrabenen Schicht vom n-Typ gezeigt ist. Eine aus einer von einer Siliciumnitridschicht 6 bedeckten Siliciumoxidschicht 4 bestehende Maskierungsschicht wird gemäß einer aus einer Reihe bekannter Techniken gebildet. Beispielsweise kann die Siliciumoxidschicht 4 ein aufgewachsenes Oxid mit einer Nenndicke von 50 nm sein, und die Nitridschicht kann durch chemische Niederdruck-Dampfphasenabscheidung (LPCVD) bis zu einer Nenndicke von 100 nm aufgebracht werden. Die Schichten 4 und 6 werden, wie in Figur 1 gezeigt, strukturiert und dienen als Maske für die Implantation der vergrabenen n&spplus;-Zone, wobei diese Implantation durch die Pfeile in Figur 1 dargestellt ist. Der für die Strukturierung der Maskierungsschichten 4 und 6 verwendete Fotolack (nicht eingezeichnet) wird vorzugsweise vor der vergrabenen n&spplus;-lonen-Implantation hoher Dosis entfernt. Ein Beispiel einer Implantation zur Bildung der vergrabenen n&spplus;-Zone in dieser Ausführungsform ist eine Antimon-Implantation bei einer Energie im Bereich von 40 keV mit einer Dosis im Bereich von 5 10¹&sup5; Ionen/cm²².
Nach dem Implantationsschritt findet die Diffusion des Antimons zur Bildung der vergrabenen n&spplus;-Zone 8 bei einem Hochtemperatur-Tempervorgang mit einer Zeitdauer von beispielsweise 30 Minuten bei 1250ºC statt, wie es typischerweise für die Diffusion von Antimon erforderlich ist. Die sich ergebende Tiefe der vergrabenen n&spplus;-Zone 8 liegt im Bereich von 2 bis 3 Mikrometer. Es können selbstverständlich andere Störstoffe, wie beispielsweise Arsen, zur Bildung der vergrabenen n&spplus;-Zone 8 verwendet werden, die durch einen Niedrigtemperatur- Tempervorgang (beispielsweise 1000ºC für Arsen) eingetrieben werden. Dicke Oxidzonen 10 werden bis zu einer Dicke zwischen 250 und 300 nm während dieses Schritts an den Stellen gebildet, die nicht von der Nitridschicht 6 bedeckt sind. Die Nitrid-Maskierungsschicht 6 wird daraufhin nach dem Tempern entfernt.
Die Zonen 10 mit dickem Oxid aus Fig. 2 dienen als Maske für die Ionen-Implantation zur Bildung vergrabener Zonen vom p-Typ. Dementsprechend wird eine Bor-Implantation (in Figur 2 durch die Pfeile dargestellt) beispielsweise bei einer Energie im Bereich von 40 bis 70 keV und einer Dosis im Bereich von 5 10¹² bis 2 10¹³ Ionen/cm²² durchgeführt. Daraufhin wird ein Temperschritt zum Eintreiben des implantierten Bors durchgeführt, wobei dieses Tempern abhängig von der gewünschten Tiefe bei einer Temperatur von 900 bis 950ºC und einer Zeitdauer von 30 bis 60 Minuten stattfindet. In dieser Ausführungsform liegt die Tiefe der vergrabenen p-Zone 12 bei ungefähr 1 Mikrometer. Es sei bemerkt, daß es nicht erforderlich ist, bei der Herstellung eines arbeitsfähigen Bauteils durch diese Implantation hergestellte vergrabene p-Zonen vorzusehen, da stattdessen ein Substrat 2 vom p-Typ mit einer zur Verhinderung des Durchgreifens zwischen benachbarten vergrabenen n&spplus;-Zonen 8 ausreichenden Dotierungskonzentration verwendet werden könnte, ohne eine vergrabene Zone vom p-Typ zu erfordern. Das Fortlassen der vergrabenen Zonen vom p-Typ würde weiterhin die
Verwendung einer dicken Oxidschicht als Maske für die n&spplus;- Implantation anstelle der vorausgehend beschriebenen Nitrid/Oxid-Übereinanderschichtung der Schichten 4 und 6 ermöglichen.
Es sei weiterhin bemerkt, daß die Verwendung der dicken Oxidschichten 10 zur Maskierung der Bor-Implantation zu einer vergrabenen Zone vom p-Typ führt, die an die vergrabene n&spplus;-Zone 8 angrenzt und auf diese automatisch ausgerichtet ist, ohne daß ein zusätzlicher Maskierungs- und Strukturierungsschritt erforderlich ist. Ein solcher, der Bor-Implantation vorausgehender Maskierungs- und Strukturierungsschritt, kann statt dessen verwendet werden, wenn ein Zwischenraum zwischen der sich ergebenden vergrabenen Zone vom p-Typ und der vergrabenen n&spplus;-Zone 8 erwünscht ist.
In Figur 3 ist eine angrenzend an die vergrabene n&spplus;-Zone 8 gebildete vergrabene Zone 12 vom p-Typ dargestellt. Eine sich in einem engen Zwischenraum zwischen den angrenzenden vergrabenen n&spplus;-Bereichen 8 bef indende Teilzone 12' vom p-Typ besitzt keine ausreichende Größe, um schließlich eine p-Wanne zu enthalten, sie wird jedoch statt dessen als Isolationszone zwischen den angrenzenden vergrabenen n&spplus;-Zonen 8 dienen. Nach der vorausgehend beschriebenen Bor-Implantation wird die dicke Oxidschicht 10 entfernt (ebenso wie das Oxid 4), und die Epitaxialschicht 14 wird nach bekannten Techniken aufgewachsen. Die Epitaxialschicht 14 aus dieser Ausführungsform der Erfindung besteht aus sehr leicht dotiertem Material vom n-Typ (d.h. größer als 10 Ohm cm), so daß sie im wesentlichen aus eigenleitendem Silicium besteht. Wie nachfolgend beschrieben wird, wird die Epitaxialschicht 14 zur Bildung von Wannen vom p-Typ und vom n-Typ, in denen die MOS-Transistoren und die bipolaren Transistoren gebildet werden, selektiv implantiert. Zum Vorteil für die bipolaren Transistoren wird die Epitaxialschicht 14 relativ dünn gehalten (beispielsweise im Bereich von 0,75 bis 1,50 Mikrometer), so daß die Länge des in der n- Wanne liegenden Teilstücks des Kollektors (zwischen einer diffundierten Basiszone und einer vergrabenen n&spplus;-Zone 8) minimiert wird, was zu einer Verringerung des Kollektorwiderstands führt.
Eine dünne Schicht (beispielsweise 35 nm) aus Oxid 16 wird auf der Oberfläche der Epitaxialschicht 14 aufgewachsen, worauf eine darauf abgeschiedene LPCVD-Nitridschicht 18 mit einer Dicke von ungefähr 100 nm folgt. Die Nitridschicht 18 wird daraufhin wie in Figur 3 dargestellt durch eine Fotolackschicht 19 strukturiert und dient in ähnlicher Weise wie die vorausgehend beschriebene Nitridschicht 6 als Maske für die n- Wannen-Implantation (in Figur 3 durch die Pfeile gezeigt). Das Oxid 16 kann als Passivierungsschicht über den Bereichen verbleiben, in die nachfolgend implantiert wird, da die Energie der n-Wannen-Implantation genügend hoch ist, um den Störstoff durch das Oxid 16 in die Epitaxialschicht 14 einzubringen.
Die Ionen-Implantation zur Bildung der n-Wannen in der Epitaxialschicht 14 kann, abhängig von dem in der n-Wanne gewünschten Störstoffprofil, durch einen einzigen Ionen- Implantationsschritt oder durch mehrere Implantationen geschehen. In dieser Ausführungsform der Erfindung wird eine zweifache n-Wannen-Implantation unter Verwendung einer Niederenergie-Phosphor-Implantation, gefolgt von einer Hochenergie- Phosphor-Implantation durchgeführt. Beispielsweise kann die erste Implantation bei einer Dosis von 1 10¹² Ionen/cm²² bei 70 keV stattfinden, und die zweite Implantation kann bei 350 keV und einer Dosis im Bereich von 1,2 10¹² Ionen/cm²² stattfinden. Selbstverständlich können die n-Wannen-Implantation oder die n-Wannen-Implantationen, abhängig vom gewünschten Störstoffprofil, gegenüber der vorausgehend beschriebenen oder den vorausgehend beschriebenen beträchtlich abweichen. Die zweifache Implantation wird von einem Oxid-Aufwachsschritt gefolgt, der in einer Dampfatmosphäre bei 900ºC stattfindet und 30 Minuten dauert, und zu einer Oxidschicht 22 mit einer Dicke im Bereich von 350 nm führt, die die Zonen bedeckt, die der n Wannen-Implantation ausgesetzt sind. Die Nitrid-Maskierungsschicht 18 für die Oxidation wird daraufhin entfernt und die p-Wanne wird implantiert, wobei sie durch Oxidzonen 22 maskiert wird, die oberhalb der n-Wannen-Zonen 20 liegen. Die p- Wannen-Implantation ist eine Bor-Implantation, die beispielsweise bei einer Dosis von 1 10¹² Ionen/cm²² und 50 keV stattfindet, und durch die Pfeile in Figur 4 dargestellt ist.
Nach der p-Wannen-Implantation werden die n-Wannen- und die p-Wannen-Implantationsstoffe bis zur gewünschten Tiefe eingetrieben. Beispielsweise führt ein 150 Minuten dauerndes Eintreiben bei 1000ºC in einer N&sub2;/O&sub2;-Umgebung bei den vorausgehend beschriebenen Implantationsdosen und -energien typischerweise zu einer Wannentiefe von ungefähr 1 Mikrometer. Wie vorausgehend erörtert wurde, wurde bei früheren BICMOS- Herstellungsverfahren eine Epitaxie vom n-Typ (beispielsweise im Bereich von 1 Ohm cm oder weniger) verwendet, wodurch eine Dosisverringerung bei der n-Wannen-Implantation ermöglicht wurde oder diese fortgelassen werden konnte. Beispielsweise kann eine n-Wanne durch eine einzige Niederenergie-Phosphor- Implantation in einer Epitaxialschicht mit 0,5 Ohm cm gebildet werden, um die Möglichkeit einer Beschädigung der n-Wannen- Zonen (die schließlich bipolare npn-Transistoren enthalten werden) bei der Implantation zu minimieren. Die Bildung der p- Wanne in einer solchen Epitaxialschicht erfordert jedoch ein Gegendotieren der Epitaxialschicht vom n-Typ zur Umwandlung in eine Epitaxialschicht vom p-Typ. Wie im Stand der Technik wohlbekannt ist, verschlechtert dieses Gegendotieren die Ladungsträgerbeweglichkeit der sich ergebenden Schicht. Da die p-Wannen in der Kanalzone der n-Kanal-MOS-Transistoren verwendet werden, verschlechtert sich dementsprechend die Leistungsfähigkeit der n-Kanal-MOS-Transistoren durch eine solche Gegendotierung. Es ist bekannt, daß die n-Kanal-Transistoren in einem CMOS-Bauteil infolge der höheren Ladungsträgerbeweglichkeit in der Kanalzone kürzere Schaltzeiten aufweisen als die p-Kanal-Transistoren. In CMOS-Anordnungen werden daher für geschwindigkeitskritische Funktionen im allgemeinen so viele n-Kanal-MOS-Transistoren wie möglich verwendet. Dementsprechend beeinflußt die Verschlechterung der Ladungsträgerbeweglichkeit in der Kanalzone der n-Kanal-Transistoren in einer CMOS- oder BICMOS-Schaltung direkt die Leistungsfähigkeit der Schaltung. Durch die Verwendung der eigenleitenden Epitaxialschicht 14 gemäß dieser Ausführungsform der Erfindung wird die Verschlechterung der Ladungsträgerbeweglichkeit in der p-Wanne 24 durch Minimieren der zu ihrer Bildung erforderlichen Gegendotierung verringert. Die Bildung der n-Wannen 20 in der eigenleitenden Epitaxialschicht 14 gemäß dem vorausgehend beschriebenen Verfahren hat nicht zu einer merklichen Implantations-Schädigung oder Verschlechterung der bipolaren Transistoren geführt.
Die Oxidzonen 22 und ein im Schritt des Eintreibens gebildetes Oxid werden daraufhin entfernt, wodurch die n-Wannen- Zonen 20 und die p-Wannen-Zonen 24 wie in Figur 5 gezeigt zurückbleiben. Wie im Fall der Bildung der vergrabenen Zonen 12 vom p-Typ werden die p-Wannen-Zonen 24 automatisch auf die n-Wannen-Zonen 20 ausgerichtet gebildet.
Diese Ausführungsform enthält weiterhin zusätzliche Isolationszonen zwischen den p-Wannen-Zonen 24 und den n-Wannen- Zonen 20. Dementsprechend wird nach dem Ätzen der Oxidzonen 22 eine 10 nm dicke Schicht 26 aus Siliciumdioxid aufgewachsen, auf die eine Puffer-Polysiliciumschicht 28 mit einer Dicke von ungefähr 50 nm aufgebracht wird. Daraufhin wird eine LPCVD- Nitridschicht 30 auf das Polysilicium 28 aufgebracht, und die Nitrid/Polysilicium/Oxid-Übereinanderschichtung wird daraufhin zur Belichtung der Isolationszonen strukturiert. Die Vorteile der Polysiliciumschicht 28 als Puffer bei der Bildung einer LOCOS-Isolation sind im auf Texas Instruments Incorporated übertragenen Patent US-A-4 541 167 beschrieben, das am 17. September 1985 erteilt wurde. Nach der Belichtung der Isolationszonen wird ein Kanalbegrenzer zur Unterstützung der p- Wannen-Borkonzentration in die p-Wannen 24 in der Nähe der Oberfläche implantiert. Diese Unterstützung verhindert die Absonderung von Bor aus den p-Wannen 24 in die Isolationsoxidzonen während der Bildung (diese Bildung wurde vorausgehend beschrieben). Ein Beispiel einer solchen Implantation ist eine Bor-Implantation mit einer Dosis im Bereich von 3 10¹² bis 5 10¹² Ionen/cm² bei einer Energie im Bereich von 40 keV. Es sei jedoch bemerkt, daß Teilbereiche der n-Wannen 20 ebenfalls dieser Implantation ausgesetzt sind (es sei denn, es wird ein zusätzlicher Maskierungsschritt ausgeführt), wodurch eine Optimierung der Dosis bei der Implantation der Kanalbegrenzung erforderlich wird, um die Absonderung von Bor aus den p-Wannen 24 ausreichend zu kompensieren (d.h., die Feldoxid-Schwellenspannung in den p-Wannen 24 hochzuhalten), während eine Überkompensation für die der Implantation ausgesetzten Teilbereiche der n-Wannen 20 vermieden wird (d.h., die Feldoxid-Schwellenspannung in den n-Wannen 20 hochzuhalten). Ein Hochdruck-Oxidationsschritt (beispielsweise mit einer Zeitdauer von 52 Minuten in einer Dampfumgebung bei einem Druck von 10 Atmosphären und 900ºC), wird daraufhin zu Bildung der versenkten Isolationsoxidschichten 32 durchgeführt, wobei diese Oxidation durch eine Nitridschicht 30 oberhalb der aktiven Zonen der Anordnung maskiert ist. Es sei bemerkt, daß natürlich irgendeine aus einer Anzahl bekannter Techniken zur Bildung von Feldoxidschichten zur Bildung der Oxidschichten 32 verwendet werden kann (beispielsweise kann eine größere oder eine kleinere Versenkung wünschenswert sein, auf das Polysilicium-Puffern kann verzichtet werden, oder die Bildung des Oxids kann bei einer anderen Temperatur oder bei Atmosphärendruck geschehen) . Das in der angesprochenen Patentschrift US A-4 541 167 beschriebene Verfahren ist aus den darin beschriebenen Gründen vorzuziehen.
In Figur 6 sind die sich ergebenden versenkten Isolationsoxidzonen 32 dargestellt. Die Dicke der durch das vorausgehend beschriebene Verfahren gebildeten Oxidzonen 32 beträgt vorzugsweise mindestens 700 nm. Die Nitridschicht 30, die Puffer- Polysiliciumschicht 28 und die Oxidschicht 26 werden nach herkömmlichen Techniken geätzt, wodurch die Oberfläche des Wafers gereinigt wird. Eine dünne Oxidschicht eines vorläufigen Gates oder eine Blind-Gate-Oxidschicht 34 wird dann bis zu einer Dicke von etwa 20 nm zum Schutz der Siliciumoberfläche in nachfolgenden Verfahrensschritten aufgewachsen, die bis zur Bildung des eigentlichen Gate-Dielektrikums führen.
Beim Betrieb sind die p-Wannen 24 und die n-Wannen 20 so vorgespannt, daß die sich dazwischen befindenden Grenzschichten in Sperrichtung vorgespannt sind, wodurch die Wannen voneinander isoliert werden. Dementsprechend kann ein Teil einer p-Wanne 24 zwischen 2 n-Wannen 20 angeordnet sein, so daß die beiden n-Wannen 20 voneinander isoliert sind. Ein Beispiel für den Bedarf an einer solchen Isolation ist die Isolation einer für die Aufnahme eines MOS-Transistors vorgesehenen n-Wanne 24 von einer für die Aufnahme eines bipolaren Transistors vorgesehenen n-Wanne 24. Eine Alternative zu einer solchen Grenzschichtisolation zwischen Wannen ist die Verwendung einer Grabenisolation. Die Figuren 7a bis 7e erläutern die Bildung einer solchen im Beispiel der gegenseitigen Isolation zweier n-Wannen 20 verwendeten Grabenisolation in der Anordnung aus Figur 6. Eine solche Grabenisolation ist in bestimmten Situationen der Grenzschichtisolation vorzuziehen, beispielsweise wenn die zusätzlichen Kosten des Verfahrens zur Bildung der Gräben von der zusätzlichen Leistungsfähigkeit infolge einer verringerten Seitenwand-Kapazität (des Grabens gegenüber den in Sperrichtung vorgespannten Grenzschichten) oder durch die bei der Grabenkonfiguration erzielte Einsparung an Wafer-Fläche infolge einer durch die Grabenisolation ermöglichten höheren Packungsdichte überwogen werden. In Figur 6a wird eine Pufferschicht aus Polysilicium 36 nach dem Aufwachsen der Oxidschicht 34 durch LPCVD bis zu einer Dicke von etwa 250 nm aufgebracht. Eine Schicht aus TEOS-Oxid 38 mit einer Dicke von etwa 1 Mikrometer wird daraufhin auf die Puffer- Polysiliciumschicht 36 aufgebracht und dient als hartes Maskenmaterial für das Ätzen des Grabens. Daraufhin wird Fotolack (nicht dargestellt) zur Festlegung der Struktur des Grabens verwendet, woraufhin das TEOS-Oxid 38, die Polysiliciumschicht 36, die Oxidschicht 34 und das Feldoxid 32 geätzt werden, um einen Teil der n-Wanne 20, durch den der Isolationsgraben gebildet werden soll, freizulegen. Figur 7a zeigt das Ergebnis der Bildung der harten Grabenmaske.
Nach der Bildung der harten Maske wird ein Graben 40 durch reaktives Ionenätzen (RIE) nach wohlbekannten Verfahren zum Ätzen von Gräben durch die versenkte Oxidschicht 32 und durch die n-Wanne 20 geätzt. Der Graben wird vorzugsweise bis über die Tiefe der vergrabenen n&spplus;-Zone 8 bis zu einer ein Substrat 2 erreichenden Tiefe ausgedehnt. Eine erste Seitenwandschicht aus Oxid (nicht gezeigt) wird im Graben 40 bis zu einer Dicke von etwa 100 nm aufgewachsen und dient einer ähnlichen Funktion wie ein Blind-Gate-Oxid. Eine Kanalbegrenzungs-Implantation wird durch das erste Oxid der zweiten Wand in den Boden des Grabens 40 ausgeführt, um darauf die Kanalbegrenzungszone 42 zu bilden. Daraufhin wird die erste Seitenwand-Oxidschicht entfernt, und es wird erneut eine 100 nm dicke Schicht 44 aus Oxid auf den Seitenwänden und dem Boden des Grabens 40 aufgewachsen, wie in Figur 7b gezeigt ist.
Nach dem erneuten Aufwachsen der Seitenwand-Oxidschicht 44 wird der Graben 40 mit einem durch CVD einer Polysiliciumschicht über dem gesamten Wafer gebildeten Polysiliciumstopfen 46 ausgefüllt. Ein Ätzvorgang zur Planarisierung der Polysiliciumschicht wird bis zum Erreichen der TEOS-Oxidschicht 38 ausgeführt, wodurch das Ätzen an der Oberfläche des Wafers beendet wird. Der Ätzvorgang wird fortgesetzt, so daß der Polysiliciumstopfen 46 innerhalb des Grabens 40 bis zu einer vorgewählten Tiefe abgesenkt wird (d.h. in einem Bereich von 0,5 bis 1,0 Mikrometer), wie in Figur 7c gezeigt ist.
Die Bildung der Grabenisolation wird durch Aufbringen einer zweiten TEOS-Oxidschicht 48 auf den gesamten Wafer, wodurch die durch das Überätzen des Polysiliciumstopfens 46 erzeugte Vertiefung im Graben 40 aufgefüllt wird, beendet. Die TEOS-Oxidschicht 48 wird daraufhin weggeätzt, bis die Polysiliciumschicht 36 auf der Oberfläche des Wafers außerhalb des Grabens 40 erreicht ist, so daß das TEOS-Oxid 48 gegenüber dem oberen Bereich der versenkten Oxidschicht 34 in der Nähe des Grabens planarisiert wird, wodurch die Anordnung aus Figur 7d geschaffen wird.
Das Füllen des Grabens 40 mit einem Polysiliciumstopfen 46 schafft eine Anordnung, die eine sehr geringe Spannungsbeanspruchung auf die integrierte Schaltung ausübt, da sich Polysilicium und einkristallines Silicium bei Temperaturzyklen im wesentlichen in gleichem Maße ausdehnen und zusammenziehen. Es sei bemerkt, daß die sich aus dem vorausgehend in bezug auf die Figuren 7a bis 7d beschriebenen Verfahren ergebende Grabenanordnung die nachfolgende Herstellung von Metall-Metalloder Metall-Polysilicium-Kontakten oberhalb des Grabens 40 ermöglicht, da das Risiko des Überätzens des Durchkontakts in den Polysiliciumstopfen 46 und des Erzeugens eines von der darüberliegenden Schicht zu diesem führenden Lecks durch das dicke Oxid innerhalb der Vertiefung des Grabens 40 minimiert wird. Durch eine solche Anordnung wird folglich die Forderung überflüssig, daß Kontakte räumlich getrennt vom oberen Teil des Grabens 40 angeordnet werden. Diese Forderung führt häufig dazu, daß zusätzliche Waferfläche lediglich zur Erfüllung von Abstandsregeln für Kontakte verwendet wird. Es sei weiterhin bemerkt, daß die bekannten Techniken zur Oxydation des oberen Bereichs des Grabens ohne den Polysiliciumstopfen 46 zu versenken zur Bildung einer Vogelkopfstruktur in der Nähe der Oberfläche der Struktur geführt haben, wodurch die zusätzliche Möglichkeit eines spannungsinduzierten Lecks an der Silicium- Siliciumoxid-Grenzfläche im oberen Bereich des Grabens 40 gegeben war. Die Bildung der TEOS-Oxidkappe 48 aus Figur 7d gewährleistet daher ein Auffüllen des Grabens bei geringen Spannungen, so daß Kontakte direkt darüber hergestellt werden können, wobei ein Minimum an spannungsinduzierten Lecks im oberen Bereich des Grabens 40 oder in dessen Nähe auftreten.
In Figur 7e ist diese in die Anordnung aus Figur 6 integrierte Grabenisolation dargestellt.
Es sei bemerkt, daß das vorausgehend bezüglich der Figuren 7a bis 7d beschriebene Grabenisolationsverfahren aus den vorausgehend beschriebenen Gründen auch für die Herstellung vollständig bipolarer integrierter Schaltungen nützlich ist. Bei einer solchen Anwendung wären die Feldoxidzonen 32 nicht notwendigerweise vorhanden, und es wäre lediglich die durch die Oxidschicht 38 gegebene harte Maske erforderlich.
Wie im Stand der Technik wohlbekannt ist, sind die vergrabenen n&spplus;-Zonen 8 für Kollektorelektroden bipolarer Transistoren besonders geeignet. Wiederum Bezug nehmend auf Figur 6 ist die Fotolackschicht 50 zur Belichtung eines Teils 51 der n- Wannen-Zone 20, in der bipolare Transistoren für eine n- Implantation (durch die Pfeile in Figur 7 dargestellt) des tiefen Kollektorkontakts von der Oberfläche der n-Wannen-Zone 20 zur vergrabenen n&spplus;-Zone 8 gebildet werden, wie dargestellt strukturiert. Weiterhin ist für MOS-Transistoren enthaltende n-Wannen 20 ein direkter Kontakt durch die n-Wanne 20 zur vergrabenen n&spplus;-Zone 8 zur Verringerung der Anfälligkeit für den Latch-up-Effekt vorteilhaft. Dementsprechend wird ein Teil 51' einer anderen n-Wanne 20 zur Vorbereitung der Implantation des tiefen Kollektors belichtet. Ein Beispiel für eine Implantation eines tiefen Kollektors ist eine bei hoher Energie (etwa 150 keV) und einer Dosis im Bereich von 5 10¹&sup5; bis 2 10¹&sup6; Ionen/cm² ausgeführte Phosphor-Implantation. Der sich ergebende tiefe Kollektorkontakt 52 ist in Figur 8 dargestellt.
Wie in Figur 8 dargestellt ist, wird die Fotolackschicht 50 daraufhin vor der Festlegung der Maskierungsschicht zur Bildung der Basiszone der bipolaren Transistoren entfernt. Eine LPCVD-Polysiliciumschicht 54 wird zunächst zur Minimierung spannungsinduzierter Defekte in 9hnlicher Weise, wie in der vorausgehend erwähnten Patentschrift US-A-4 541 167 zur Polysilicium gepufferten LOCOS-Isolation beschrieben ist, bis zu einer Dicke von etwa 100 nm aufgebracht. Nach der Aufbringung des Polysiliciums 54 wird eine LPCVD-Nitridschicht 56 bis zu einer Dicke von etwa 270 nm aufgebracht. Die Nitridschicht 56 und die Polysiliciumschicht 54 werden daraufhin zur Festlegung der Basisfläche an einer Stelle 58 in der Anordnung aus Figur 8 strukturiert und geätzt.
Nachdem die Basisfläche 58 durch das Strukturieren und Ätzen der Schichten 54 und 56 wie in Figur 8 gezeigt festgelegt ist, wird eine relativ dicke Oxidschicht 60 bis zu einer Dicke zwischen 60 und 150 nm auf der Basisfläche 58 aufgewachsen. Infolge des Vorhandenseins der Nitridschicht 56 wird natürlich außerhalb der belichteten Basisfläche 58 kein solches Oxid 60 aufgewachsen. Nach dem Aufwachsen der Oxidschicht 60 wird eine Bor-Implantation zur Bildung der diffundierten Basis des bipolaren Transistors vorgenommen. Diese Implantation ist in Figur 8 durch die Pfeile dargestellt. Ein Beispiel für eine Basis-Implantation durch das dicke Oxid 60 ist eine bei einer Dosis von 8 10¹³ Ionen/cm² und einer Energie von 80 keV vorgenommene Bor-Implantation. Die Dicken des Oxids 34 des vorläufigen Gates, der Polysiliciumschicht 54 und der Nitridschicht 56 sind so gewählt, daß sie die Basis-Implantation blockieren. Es sei bemerkt, daß die vorausgehend beschriebenen Dicken (beispielsweise 20 nm, 100 nm und 270 nm) die vorausgehend beschriebene Basis-Implantation wirksam blockieren. Die vorausgehend beschriebene Implantation bewirkt die Bildung der Basiszone durch eine bis zu einer Dicke von 140 nm aufgewachsene Oxidschicht 60. Die Vorteile der dicken Oxidschicht 60, durch die die Basis-Implantation ausgeführt wird, werden nachfolgend in näheren Einzelheiten beschrieben. Diese Basis- Implantation führt zu der in Figur 9 gezeigten Basiszone 61, die sich bis in einen Bereich von 300 bis 400 nm von der Oberfläche erstreckt. Es sei bemerkt, daß die nachfolgende Verarbeitung die Dicke der Oxidschicht 60, abhängig von ihrer Dicke, nach dem Aufwachsen bis zu einer Enddicke zwischen 40 und 130 nm verringert.
Nach der Basis-Implantation wird die Nitridschicht 56 durch einen Naßätzvorgang entfernt, die Polysiliciumschicht 54 wird durch einen Plasmaätzprozeß entfernt, und das Oxid 34 des vorläufigen Gates ("Blind-Gate") wird durch einen weiteren Naßätzvorgang entfernt. Bezug nehmend auf Figur 9 wird daraufhin das als Gate-Dielektrikum für die MOS-Transistoren und zur nachfolgend beschriebenen Strukturierung diffundierter Widerstände dienende Gate-Oxid 62 bis zu einer gewünschten Dicke von beispielsweise etwa 20 nm aufgewachsen. Ein bevorzugtes Verfahren für das Aufwachsen des Gate-Oxids 32 ist eine Trokken/Dampf/Trocken-Folge bei einer Temperatur von 850ºC. Für die Zwecke der vorliegenden Erfindung kann natürlich irgendeine der bekannten Techniken zum Aufwachsen des Gate-Oxids 62, einschließlich der Verwendung anderer dielektrischer Materialien oder einer Kombination von Materialien, verwendet werden. Daraufhin wird eine Puffer-Polysiliciumschicht 64 mit einer Dicke von etwa 125 nm durch LPCVD aufgebracht. Wie im Stand der Technik wohlbekannt ist, kann eine Ionen-Implantation zur Festlegung der Schwellenspannung an dieser Stelle zur Festlegung der Schwellenspannung der MOS-Transistoren entsprechend der gewünschten Arbeitsweise der Schaltung durchgeführt werden. Eine solche Implantation (durch die Pfeile in Figur 9 dargestellt) wird nur durch die versenkten Isolationsoxidschichten 32 maskiert und ist im allgemeinen eine p- Implantation bei relativ niedriger Energie (50 keV). Statt dessen kann die Implantation zur Festlegung der Schwelle vor dem Aufwachsen des Gate-Oxids 62 durch das Oxid 34 des vorläufigen Gates durchgeführt werden.
In Figur 10 ist eine oberhalb der Wafer-Oberfläche angebrachte und zur Festlegung der Orte der Emitter der bipolaren Transistoren strukturierte Fotolackschicht 66 dargestellt. Die Polysiliciumschicht 64 und die Oxidschicht 60 über der Basiszone 61 werden daraufhin zur Belichtung des Ortes 65 des Emitterkontakts zur Basiszone 61 geätzt. Nach dem Belichten des Emitterkontakts wird der Fotolack 66 entfernt und eine Polysiliciumschicht 68 wird durch LPCVD auf die Oberfläche des Wafers aufgebracht, die einen Kontakt mit der Basiszone 61 in der Emitter-Kontaktf läche herstellt, wie in Figur 11 gezeigt ist. Eine später als Gate-Elektrode für die MOS-Transistoren und, falls gewünscht, als Verbindungsebene dienende Polysiliciumschicht 68 wird bis zu einer Dicke von 325 nm aufgebracht. Die Polysiliciumschicht 68 ist weiterhin für die Verwendung als Quelle für den Störstoff für die Diffusion der Emitterzone in die Basiszone 61 des bipolaren Transistors vorgesehen, wie nachfolgend beschrieben wird. Die Polysiliciumschicht 68 ergänzt die Polysiliciumschicht 64 an Stellen außerhalb des Emitterkontakts, was zu einem dickeren Polysilicium an diesen Stellen führt. Die Polysiliciumschicht 68 wird daraufhin durch eine Phosphor-Implantation bei einer Dosis im Bereich von 1 10¹&sup6; bis 2 10¹&sup6; Ionen/cm² und einer Energie von 50 keV dotiert, wie durch die Pfeile in Figur 11 dargestellt ist.
In Figur 12 ist die Polysiliciumschicht 68 gezeigt, nachdem sie zur Bildung der Gate-Elektroden für die MOS- Transistoren und des Emitterkontakts für den bipolaren Transistor strukturiert und geätzt wurde. Nach dem Ätzen des Polysiliciums kann eine Schicht aus TEOS-Oxid (nicht dargestellt) zur Passivierung der Siliciumoberfläche und zur Minimierung eines Tunnels von Ionen in die Source- und die Drainzonen während der nachfolgenden Implantationsschritte aufgebracht werden (beispielsweise mit einer Dicke von 30 nm). Diese dünne Schicht aus TEOS-Oxid dient auch dazu, die durchreichende Implantation von der Polysilicium-Gate-Elektrode 68 auszugleichen, indem die seitliche Diffusion der durchreichenden Implantation zur besseren Ausrichtung auf die Ränder der Gate-Elektrode 68 kompensiert wird. Die Fotolackschicht 72 wird zur Festlegung von Source- und Drainzonen 74 für die n- Kanal-MOS-Transistoren und zur Festlegung des durch eine durchreichende Phosphorimplantation (durch die Pfeile in Figur 12 dargestellt) zu implantierenden n-Wannen-Kontakts 76 strukturiert. Der Kollektorkontakt 52 und ein vergrabener n&spplus;- Zonenkontakt 53 können ebenfalls dieser Implantation ausge setzt werden. Die durchreichende Implantation ist dafür vorgesehen, die flache und relativ leicht dotierte Diffusion vom n- Typ bei der Bildung eines n-Kanal-MOS-Transistors mit einer "leichtdotierten Drain-Elektrode" (oder mit einem allmählichen Übergang) zu bilden, wie im am 28. Januar 1987 erteilten und auf Texas Instruments Incorporated übertragenen Patent US-A-4 566 175 beschrieben ist. Ein Beispiel für eine solche durchreichende Implantation ist eine Dosis im Bereich von 2 10¹³ Ionen/cm² bei einer Energie von 80 keV.
In Figur 13 ist die Bildung von Seitenwand-Oxidfäden 78 auf beiden Seiten des Polysiliciums 68 dargestellt. Diese Bildung wird durch Entfernen des Fotolacks 72 (aus Figur 12), Aufbringen einer (in diesem Beispiel etwa 200 nm dicken) konformen Schicht aus TEOS-Oxid auf den Wafer und darauffolgendes anisotropes Ätzen der Oxidschicht erreicht, wie in US-A-4 566 175 beschrieben ist, wobei die in Figur 13 gezeigten Seitenwand-Fäden 78 übrigbleiben. Das dicke Oxid 60 wird auch an den Stellen geätzt, die nicht durch das Emitter- Polysilicium 68 und die Seitenwand-Fäden 78 bedeckt sind. Eine zusätzliche Schicht aus TEOS-Oxid (nicht dargestellt) kann wie zuvor zur Passivierung der Oberfläche und zur Verringerung des Tunnels von Ionen während der Implantation verwendet werden, und Fotolack 80 wird zur erneuten Belichtung der n-Kanal- Source- und Drainzonen 74, des n-Wannen-Kontakts 76 und des Kollektorkontakts 52 strukturiert. Die Source/Drain Implantation wird hierauf zur Bildung der größeren Tiefe des Übergangs für die stark dotierte Source- und Drain-Elektrode des n-Kanal-MOS-Transistors durchgeführt. Ein Beispiel für eine solche Source/Drain-Implantation (durch die Pfeile in Figur 13 dargestellt) ist eine Hochenergie-Arsen-Implantation (beispielsweise bei 150 keV) bei einer Dosis von 3 10¹&sup5; Ionen/cm², die von einer Niederenergie-Phosphor-Implantation (beispielsweise bei 95 keV) bei einer Dosis von etwa 4 10¹&sup4; Ionen/cm² gefolgt wird.
In Figur 14 sind die gebildeten Source- und Drainzonen 74 des n-Kanal-MOS-Transistors in der p-Wanne 24 sowie der n&spplus;- Kontakt 76 in der n-Wanne 20 dargestellt. Der Fotolack 80 wird entfernt, und ein Fotolackmuster 82 wird zur Festlegung der Source-Drain-Zonen 84 für den p-Kanal-MOS-Transistor in der n- Wanne 20 sowie des p&spplus;-Kontakts 85 in der p-Wanne 24 und des Kontakts 86 der p&spplus;-Basiselektrode zur Basiszone 61 gebildet. Die durch die Pfeile in Figur 14 dargestellte Bor-Source- Drain-Implantation findet beispielsweise bei einer Dosis von 3 10¹&sup5; Ionen/cm² und einer Energie von 20 keV statt.
In den Figuren 15a und 15b ist die Bildung eines diffundierten Widerstands gemäß der Erfindung dargestellt. Wie in Figur 15a dargestellt ist, tritt der diffundierte Widerstand in einer Zone auf, die derselben Basis-Implantation durch die Oxidschicht 60 ausgesetzt ist, wie in Figur 8 gezeigt ist (also die Zone 61 aus Figur 15a). Das Aufbringen und das Strukturieren des Polysiliciums 68 (Gate-Elektrode) und die Bildung der Seitenwand-Oxidfäden 78 werden daraufhin wie vorausgehend beschrieben durchgeführt. Dies führt zu der in Figur 15a gezeigten Anordnung, wobei die Polysilicium- Elektrode 68 und die Seitenwand-Oxidfäden 78 oberhalb der Oxidschicht 60 über der Basiszone 61 liegen. Indem die außerhalb der Seitenwand-Oxidfäden liegenden Teile der Oxidschicht 60 strukturiert und freigelegt werden und indem die belichteten Teile der vorausgehend bezüglich Figur 14 beschriebenen p&spplus;-Source/Drain-Implantation ausgesetzt werden, wird ein elektrischer Kontakt zu den Endbereichen der Zone 61 hergestellt, was zu der in Figur 15b gezeigten Anordnung führt. Daraufhin kann durch eine aus einer Anzahl bekannter Techniken
eine Verbindung mit den p&spplus;-Diffusionen 88 hergestellt werden. Es sei bemerkt, daß das Polysilicium 68 und die Seitenwand- Fäden 78 verhindern, daß die Zone 61 silicidiert wird (wie nachfolgend beschrieben wird), wodurch ermöglicht wird, daß der Widerstand des diffundierten Widerstands durch die Geometrie und die Dotierungskonzentration der Basiszone 61 festgelegt wird.
Im folgenden wird auf Figur 16 Bezug genommen. Nach Beendigung der beiden in Figur 14 gezeigten p- und n-Source/Drain- Implantationen werden die implantierten Störstoffe durch einen Hochtemperatur-Tempervorgang in einer Edelgasatmosphäre eingetrieben, beispielsweise einem 30minütigen Tempern bei 900ºC in einer Argonatmosphäre. Durch dieses Tempern werden nicht nur die Source/Drain-Implantationsstoffe eingetrieben, sondern es wird auch ein Diffundieren des Störstoffs im Polysilicium 68 in die Basiszone 61 bewirkt, wodurch die darin liegende Emitterzone 89 gebildet wird, wie in dem auf Texas Instruments Incorporated übertragenen Patent US-A-4 799 099 beschrieben ist. Die Tiefe des sich aus diesem Verfahren ergebenden Emitter-Übergangs liegt im Bereich von 100 bis 150 nm. Das Tempern drückt die Tiefe der Basiszone 61 auch bis zu einem gewissen Grade unter den Emitter (d. h. "Emitter-Drücken"). Nach diesem Source-, Drain- und Emitter-Tempern wird alles verbleibende Oxid sowie das Polysilicium 68 von den Source-, Drain- und Kontaktzonen, in denen die Source/Drain-Implantationen durchgeführt wurden, entfernt. Die Diffusionen können dann, falls gewünscht, durch eine Aufbringung eines Metalls wie Titan für eine unmittelbare Reaktion mit dem freigelegten Silicium falls gewünscht mit Silicid bedeckt werden und daraufhin durch Oxid bedeckt werden, wie im am 1. September 1987 erteilten und auf Texas Instruments Incorporated übertragenen Patent US-A-4 690 730 beschrieben ist. Das Ergebnis ist die Bildung von in Figur 17 gezeigten Titan-Silicid-Schichten 90. Wie im am 23. Juni 1987 erteilten und auf Texas Instruments Incorporated übertragenen Patent US-A-4 675 073 beschrieben ist, können nachfolgend lokale Verbindungen 92 hergestellt werden, indem das nicht reagierte Titanium auf den Silicid- und Oxid-Schichten strukturiert und geätzt wird und indem der strukturierte Titanfilm einer Stickstoffatmosphäre ausgesetzt wird.
In Figur 17 ist die erste Ebene der Metallverbindungen mit den verschiedenen Stellen in der hergestellten Anordnung verbunden dargestellt. Ein aus mehreren Schichten bestehendes Dielektrikum ist aus einer relativ dicken (etwa 1 Mikrometer) ersten Schicht 94 aus LPCVD-TEOS-Oxid gebildet. Die Schicht 94 wird daraufhin planarisiert und zurückgeätzt, wie in dem auf Texas Instruments Incorporated übertragenen Patent US-A-4 795 722 beschrieben ist. Das planarisierte TEOS-Oxid 94 wird daraufhin mit einer zweiten TEOS-Oxidschicht beschichtet (mit einer Dicke von beispielsweise etwa 100 nm), gefolgt von einer Schicht aus phospordotiertein Oxid 98 mit einer Dicke von etwa nm und einem Phosphor-Gewichtsanteil von 5 %. Durchkontakte werden strukturiert und geätzt und das phosphordotierte Oxid 98 wird durch einen Hochtemperatur-Tempervorgang mit einer Zeitdauer von beispielsweise 60 Minuten bei 700ºC aktiviert und verdichtet. Eine Metallisierung 102 einer ersten Ebene kann daraufhin zur Herstellung von Kontakten zu den verschiedenen Stellen in der Anordung aufgebracht werden und kann aus gewöhnlichem Aluminium oder einer dotierten Aluminium-Metallisierung oder einer von einer Schicht aus CVD-Wolfram gefolgten ersten Schicht aus einer Titan-Wolfram-Legierung bestehen. Das Ti/W-Wolfram-System ist in Mehr-Ebenen- Metailsystemen besonders nützlich. Es kann natürlich eine zusätzliche Metaliverbindungsebene zu der Anordnung aus Figur 18 hinzugefügt werden, die über nach bekannten Techniken gebildete Durchkontakte Kontakte zur ersten Metallisierung 102 herstellt.
Es sei bemerkt, daß die dicke Oxidschicht 60 unterhalb des Teils des Polysiliciums 68, das die Emitter der bipolaren Transistoren bildet, gewisse Vorteile mit sich bringt. Erstens wird das Emitter-Polysilicium 68 durch eine infolge der dickeren Oxidschicht 60 vergrößerte Entfernung von der Basiszone 61 getrennt, wodurch die Kapazität zwischen der Emitterelektrode und der Basiszone 61 verringert wird und die Schaltgeschwindigkeit des bipolaren Transistors verbessert wird. Weiterhin ist ersichtlich, daß der erste Metallkontakt zur Emitterelektrode direkt oberhalb der diffundierten Emitterzone 89 in der Basiszone 61 hergestellt ist, wodurch die für die Bildung der bipolaren Transistoren erforderliche Fläche eingespart wird und der Emitter-Widerstand durch die Verringerung der Länge des Stromp fades in der Emitterelektrode verringert wird. In aus dem Stand der Technik bekannten Schaltungen führte dieses Stapeln des Kontaktes zu einer durch Leckverluste zwischen der Emitterelektrode und der Basiszone infolge der Spannungsbeanspruchung des sich dazwischen befindenden dünnen Dielektrikuins bedingten Verschlechterung der Zuverlässigkeit.
Nach der in Figur 18 dargestellten Metallisierung der ersten Ebene ist die Herstellung der MOS-Transistoren mit zwei Kanalleitfähigkeiten, der Wannenverbindungen und eines bipolaren Transistors im einzigen Substrat 2 leicht ersichtlich. Auf der linken Seite von Figur 18 ist ein in der p-Wanne 20 hergestellter n-Kanal-Transistor 150 dargestellt, dessen Sourcezone und dessen Wannenkontakt durch das Metall 102 der ersten Ebene mit Masse verbunden ist und dessen Drainzone durch eine lokale Verbindungsschicht 92 angeschlossen ist. Ein p-Kanal Transistor 152 ist in ähnlicher Weise vorgespannt, wobei sein Source- und Wannen-Kontakt mit der Versorgungsspannung Vdd verbunden ist und seine Drainzone durch die strukturierte lokale Verbindung 92 angeschlossen ist. Für eine Arbeitsweise als CMOS-Invertierer wären die Gate- und Drain-Elektroden der Transistoren 150 und 152 miteinander verbunden. Ein auf der rechten Seite von Figur 18 dargestellter, in der n-Wanne 20 gebildeter bipolarer Transistor 154 weist einen Subkollektor in der vergrabenen n&spplus;-Zone 8 auf, der durch das Metall 102 der ersten Ebene durch den tiefen Kollektorkontakt 52 verbunden ist. Die Emitterzone 89 ist ebenfalls durch das strukturierte Metall 102 der ersten Ebene angeschlossen, während die Basiszone 61 durch die strukturierte lokale Verbindungsschicht 92 angeschlossen ist.
In Figur 18 ist eine Draufsicht der Anordnung aus Figur 17 dargestellt, wobei die Metalischicht 102 aus Klarheitsgründen der Darstellung nicht gezeigt ist. Durchkontakte 100 sind in Figur 18 dargestellt und zeigen die geätzten Stellen der Schichten 94 und 98 für Metall-Polysilicium- und Metall-Diffusions-Kontakte. In dieser Ausführungsform erscheinen die n-Wannen 20 als Inseln in einer einzigen p-Wanne 24. Lokale Verbindungen 92 überlappen, wie dargestellt, die Polysiliciumschichten 68 zur Verbindung mit anderen Stellen der integrierten Schaltung.

Claims

1. Verfahren zum Herstellen einer integrierten Schaltung mit Feldeffekttransistoren, die Kanäle mit unterschiedlichen Leitfähigkeitstypen haben, und bipolaren Transistoren in der Fläche eines Siliziumkörpers, wobei die Transistoren in Zonen mit unterschiedlichen Leitfähigkeitstypen gebildet sind, enthaltend die Schritte:

a) Bilden stark dotierter erster Zonen (8) vom n&spplus;-Typ angrenzend an zweite Zonen (12') vom p-Typ,

b) Aufbringen einer Epitaxialschicht (14) auf der Fläche des Haibleiterkörpers in der Weise, daß die ersten und zweiten Zonen begraben werden,

c) Bilden einer Maske aus Siliziumnitrid (18) auf einer Siliziumoxidschicht (16) vor dem Aufbringen der Epitaxialschicht auf der Fläche,

d) Implantieren eines Störstoffs vom n-Typ durch Fenster in der Maske in die Epitaxialschicht in der Weise, daß erste Wannen (20) vom n-Typ über den ersten Zonen (8) vom n&spplus;-Typ in dem Siliziumkörper gebildet werden,

e) Aufwachsen von Oxid (22) auf den unmaskierten Teilen der Fläche der Epitaxialschicht,

f) Entfernen des Siliziumnitrids,

g) Implantieren eines Störstoffs vom p-Typ in die Epitaxialschicht unter Verwendung des aufgewachsenen Oxids als eine Maske in der Weise, daß zweite Wannen (24) vom p-Typ gebildet werden, die mit den ersten Wannen (20) vom n-Typ über den zweiten Zonen (12) vom p-Typ in dem Siliziumkörper selbstjustiert sind,

h) Eintreiben der die Leitfähigkeit bestimmenden Störstoffe der ersten und zweiten Wannen in die Epitaxialschicht in der Weise, daß die Wannen vom n-Typ die begrabenen Zonen vom n&spplus;-Typ zur Bildung kombinierter Zonen vom n-Typ treffen, und die Wannen vom p-Typ die begrabenen Zonen vom p-Typ zur Bildung kombinierter Zonen vom p-Typ treffen, und

i) Bilden von Transistoren in den kombinierten Zonen vom n-Typ und den kombinierten Zonen vom p-Typ,

dadurch gekennzeichnet, daß die im Schritt (b) aufgebrachte Epitaxialschicht (14) aus sehr leicht n-dotiertem, im wesentlichen eigenleitenden Silizium mit einem spezifischen Widerstand von mehr als 10 Ohm cm besteht.

2. Verfahren nach Anspruch 1, bei welchem der Schritt (a) enthält:

Erzeugen eines Siliziumkörpers vom p-Leitfähigkeitstyp,

Bilden einer Maske in Form einer Oxidschicht auf der Oberfläche des Körpers,

Implantieren eines Störstoffs vom n-Typ in die Oberfläche des Körpers durch die Maske,

Diffundieren des Störstoffs vom n-Typ in den Siliziumkörper zur Bildung der ersten Zonen vom n&spplus;-Typ, und Entfernen der Oxidmaskierungsschicht von der Oberfläche des Siliziumkörpers.

3. Verfahren nach Anspruch 1, bei welchem der Schritt (a) enthält:

Erzeugen eines Siliziumkörpers (2) mit leicht dotierter p- Leitfähigkeit,

Bilden einer Maske aus einer von einer Siliziumnitridschicht (6) bedeckten Siliziumoxidschicht (4) auf der Oberfläche des Siliziumkörpers,

Implantieren eines Störstoffs vom n-Typ in die Oberfläche des Siliziumkörpers durch die Maske,

Tempern des Siliziumkörpers bei hoher Temperatur zum Diffundieren des Störstoffs vom n-Typ in den Siliziumkörper zur Bildung der ersten Zonen vom n+-Typ und zur Bildung einer dicken Oxidschicht (10) auf denjenigen Teilen des Siliziumkörpers, die nicht von der Siliziumnitrid-Maskierungsschicht bedeckt sind,

Implantieren eines Störstoffs vom p-Typ in die Oberfläche des Siliziumkörpers unter Verwendung der dicken Oxidschicht als Maske,

Tempern des Siliziumkörpers zur Bildung der zweiten Zonen (12) vom p-Typ mit den ersten Zonen (8) vom n+-Typ, und

Entfernen des Siliziumoxids von der Oberfläche des Siliziumkörpers

4. Verfahren nach Anspruch 1, Anspruch 2 oder Anspruch 3, bei welchem die Epitaxialschicht (14) eine Dicke zwischen 0,75 und 1,5 µm hat.

5. Verfahren nach einem der vorhergehenden Ansprüche, enthaltend die Bildung zusätzlicher Isolationszonen zwischen den ersten Wannen vom n-Typ und den zweiten Wannen vom p-Typ durch Implantieren eines zusätzlichen Störstoffs vom p-Typ als eine Kanalbegrenzung in den Isolationszonen.

6. Verfahren nach einem der Ansprüche 1 bis 4, enthaltend das Bilden von Isolationsgräben (40) zwischen Wannen in der Epitaxialschicht und im Siliziumkörper in eine über die begrabenen Zonen hinausgehende Tiefe.