JPS60123052A - 半導体装置 - Google Patents

半導体装置

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JPS60123052A
JPS60123052A JP58229915A JP22991583A JPS60123052A JP S60123052 A JPS60123052 A JP S60123052A JP 58229915 A JP58229915 A JP 58229915A JP 22991583 A JP22991583 A JP 22991583A JP S60123052 A JPS60123052 A JP S60123052A
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oxide film
input pad
input
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Junichi Koike
小池　潤一
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明はゲート保護回路を有する半導体装置に関し％特
に入力抵抗に係わるレイアウト面積の低減を図った半導
体装置に関するものである。
〔背景技術〕
一般に半導体集積回路装置では外部からの過大入力信号
から内部回路素子を保護するために、入力部、特に入力
パッド（ポンディングパッド）の近傍にゲート保護回路
を設けている。第１図はその基本構成図であり、ゲート
保護回路１は入力抵抗２とクランプダイオード３とを備
え、入力パッド４と被保護素子としての内部回路５との
間に介装されている。
ところで、このゲート保護回路において前記入力抵抗に
は半導体基板の主面に不純物をドープして形成した拡散
層や半導体基板の主面上に形成したポリシリコン層を利
用することが多い。第２図は前者の例であり、半導体基
板６主面のフィールド酸化膜７間に不純物をドープして
浅い拡散層８を形成し、この拡散層８の一端にＡ２層か
らなる入力パッド９を接続し、他端に内部回路の配線１
０を接続している。また、後者は第３図のように半導体
基板１１のフィールド酸化膜１２上ＫＣＶＤ法等によっ
てポリシリコン層（低不純物濃度で高抵抗）１３を形成
し、その一端に入力パッド１４を他端に内部回路の配線
１５を絶縁膜１６上に接続している（雑誌「日経エレク
トロニクスＪ　１９８３年１月３１日号Ｐ１３８など）
。
しかしながら１本発明者の検討によれば、この構成では
半導体基板の主面上に入力抵抗と入力パッドとを個別に
レイアウトしなければならず、ゲート保護回路の占める
レイアウト面積が大になって高集積化の障害になる。特
に高速化が進む装置において拡散層８やポリシリコン層
１３の低抵抗化はシリサイド技術等により増々進められ
るため、拡散層やポリシリコン層が一定の抵抗を維持す
るにはその面積を一層増大しなければならず、装置の高
集積化を更に阻害する原因となる。
〔発明の目的〕
本発明の目的はゲート保護回路な℃・し入力バンドのト
ータルレイアウト面積の低減７図り、これにより半導体
装置の高集積化を実現することができる半導体装置を提
供することにある。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。
〔発明の概要〕
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
すなわち、ゲート保護回路の入力抵抗を拡散層にて構成
すると共に、この拡散層の上に入カッ（ラドを形成する
ことにより、入力抵抗と入力パッドを立体配置し、これ
によりトータルのレイアウト面積の低減を図って装置の
高集積化を達成すｐものである。
〔実施例〕
第４図および第５図は本発明の一実施例を示し、第４図
は平面図、第５図は断面図である。図示のように、リン
等の不純物を含んだＮ型シリコン基板２０の表面一部に
は、長方形の平面領域にボロン等のＰ型不純物からなる
拡散層２１を形成している。この拡散層２１は０．５〜
１０μかと比較的深く形成され、シート抵抗は１〜５ｏ
Ｋｙ／口である。同様の抵抗層２１Ａは別の部位にＰ型
ウェルとして構成され、ここには後述するように０Ｍ０
８回路のＮＭＯ８）ランジスタＱＮを構成している。
前記拡散層２１上にはフィールド酸化膜２２としての０
．１〜２．０μｍの厚い酸化膜が形成されており、拡散
層２１０両端部位に相当する酸化膜２２には一対のコン
タクト部２３．２４が形成される。
そして、酸化膜２２の下側にはチャネルストッパとして
のＰ型不純物層２５やＮ型不純物層２６が形成され、コ
ンタクト部２３．２４部位にはＰ型の高濃度不純物層２
７．２８が形成されている。
その上で層間絶縁膜としての５ｉ０２膜２９を形成し、
かつコンタクト部２３．２４に夫々コンタクトホールな
形成する。
このとき、シリコン基板２０の他の部位にはゲート３０
．Ｐ型拡散層３１．３１からなるＰＭＯＳトランジスタ
ＱＰを形成し、前記他の拡散層２１Ａ内にはゲート３２
、Ｎ型拡散層３３％３３からなるＮＭＯ８）ランジスタ
ＱＮを形成し、これう画トランジスタＱＰ、ＱＮで０Ｍ
０８回路の内部回路一部を構成している。
その上で、ＳｔＯ，膜２９上にＡ、１３層３４　、３５
゜３６を形成して各トランジスタＱＰ、ＱＮの接続を行
なう一方、Ａ！層３７．３８はコンタクトホールな通し
て前記拡散層（高濃度不純物層２７゜２８）に接続して
いる。この中、Ａｐ層３７は内部回路（例えば前記ＣＭ
Ｏ８）に接続する配線として、またＡ！層３８は入力パ
ッドとして前記酸化膜２２上、換言すれば拡散層２１上
に略正方形状に形成している。
次に、前記半導体装置の製造工程を第６図（４）〜（Ｆ
′）を用いて説明する。
先ず、Ｎ型シリコン基板２０の主面を同図（４）のよう
に全面酸化して酸化膜４０を形成し、次いで同図（Ｂｌ
のようにホトリソグラフィ技術を用いて酸化膜４０に部
分的な窓４１を形成する。そして、この酸化膜をマスク
としてボロンをイオン打込みしかつこれを高温処理して
拡散するととＫより同図（０のＰ型拡散層２１．２１Ａ
を形成する。酸化膜４０はその後エツチング除去する。
次いで、同図（至）のように全面にＳｉｎ、膜４２を形
成し、更にその上に所要パターンの８１．Ｎ、膜４３を
形成する。そして、これを選択酸化することにより同図
■のようにフィールド酸化膜２２としての厚い酸化膜を
形成する。なお、このフィールド酸化膜２２の形成前に
は前述したチャネルストッパ（第４図参照）２５．２６
１に形成することはいうまでもない。
しかる上で常法によりＮＭＯＳトランジスタＱＮＩＰＭ
Ｏ８）ランジスタＱＰを形成し、ＰＭＯ８）ランジスタ
ＱＰの拡散層３１．３１と同時に高濃度不純物層２７．
２８を形成し、ＡＡ層３４　、３５゜３６の形成および
コンタクトと同時に配線層３７と入力バッド３８を形成
しかつコンタクトをとっている。これにより同図［Ｆ］
および第４図の半導体装置が完成される。同図いには第
４図と同一符号を付している。
したがって、このようにして構成された半導体装置によ
れば、入力抵抗としての拡散層２１上に入力パッド３８
を形成しているので、入力パッド３８と拡散層２１との
トータルのレイアウト面積は重ねた分だけ小さくするこ
とができ、装置の高集積化に有効となる。なお、入力バ
ッド３８はフィールド酸化膜２２上に形成しているので
平坦に形成でき、ボンディングを良好に行なうことがで
きる。
〔効果〕
（１）ゲート保護回路の入力抵抗を不純物拡散層にて形
成すると共に、入力バンドをこの入力抵抗上に形成して
いるので、入力抵抗と入力パッドとを個別に配設する場
合に比較してトータルのレイアウト面積を低減でき、こ
れにより半導体装置の高集積化が達成できる。
（２）　入力パッドを不純物拡散層上の厚いフィールド
酸化膜上に形成しているので、入カパットヲ平坦に形成
でき、ワイヤ等のポンディングを良好に行なうことがで
きる。
（３）不純物拡散層や入力パッドは通常のＭＯＳ）ラン
ジスタ製造工程をそのまま利用して形成できるので、製
造工程を複雑化することはなく簡単に構成できる。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。たとえば、Ｐ型シリコ
ン基板にＮ型ウェルを形成した構造でもよく、或いは５
Ｏ８（シリコン・オン・サファイア）や５ＯＩ（シリコ
ン・オン・絶縁膜）の構造であってもよい。また、不純
物もボロン、リンの他にひ素やアンチモン等の■・Ｖ族
あ不純物を用いてもよい。更に、Ｍｏｓトランジスタの
ソース・ドレイン領域である拡散層やゲート電極である
ポリシリコン層の表面（上部表面）に白金やモリブデン
等の高融点金属層やそれらのシリサイド層からなる導体
層を設け、これらの領域の低抵抗化を画ってもよい。こ
の場合、本発明は所望の抵抗値の入力保護抵抗を小面積
で得るのに有効である。
〔利用分野〕
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＣＭＯ８回路を使用
した半導体装置に適用した場合について説明したが、そ
れに限定されるものではなく、他の半導体装置にも適用
できる。
【図面の簡単な説明】
第１図はゲート保護回路の回路図、 第２図と第３図は夫々異なる従来構造の断面図、第４図
は本発明の一実施例の要部の平面図。 第５図はその断面図、 第６図（４）〜（勅は製造工程の断面図である。 ２０・・・シリコン基板、２１・・・不純物拡散層（入
力抵抗）、２２・・・フィールド酸化膜、２３　、２４
・・・コンタクト部、２７．２８・・・高濃度不純物層
、２９・・・５ｉｎ２膜、３４〜３８・・・Ａ石層（３
７・配線、３８・・・入力パッド）、ＱＰ・・・ＰＭｏ
ｓトランジスタ％ＱＮ・・・ＮＭＯＳ）ランジヌタ。

Claims (1)

  1. 【特許請求の範囲】 １、入力パッドと内部回路素子との間にゲート保護回路
    を介装してなる半導体装置であって、前記ゲート保護回
    路の入力抵抗を半導体基板６主成した不純物拡散層にて
    形成すると共に、前記入力パッドをこの不純物拡散層上
    に配設したことを特徴とする半導体装置。 ２、不純物拡散層上にフィールド酸化膜を形成し、この
    フィールド酸化膜上に金属膜からなる入力バッドを形成
    してなる特許請求の範囲第１項記載の半導体装置。 ３、不純物拡散層は０．５〜１０μｍの深さであり、フ
    ィールド酸化膜は０．１〜２．０μｍの厚さである特許
    請求の範囲第１項又は第２項記載の半導体装置。
JP58229915A 1983-12-07 1983-12-07 半導体装置 Pending JPS60123052A (ja)

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JP58229915A JPS60123052A (ja) 1983-12-07 1983-12-07 半導体装置
KR1019840007471A KR850005142A (ko) 1983-12-07 1984-11-28 반도체 장치(device)에 있어서의 게이트 보호구조
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IT23948/84A IT1178736B (it) 1983-12-07 1984-12-06 Disposizione di protezione di porta per un dispositivo a semiconduttori
GB08430820A GB2152283B (en) 1983-12-07 1984-12-06 Gate protection arrangement for a semiconductor device
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