JPS58116763A - Ｍｏｓ型ｒｏｍ - Google Patents
Ｍｏｓ型ｒｏｍInfo
- Publication number
- JPS58116763A JPS58116763A JP57226187A JP22618782A JPS58116763A JP S58116763 A JPS58116763 A JP S58116763A JP 57226187 A JP57226187 A JP 57226187A JP 22618782 A JP22618782 A JP 22618782A JP S58116763 A JPS58116763 A JP S58116763A
- Authority
- JP
- Japan
- Prior art keywords
- film
- substrate
- layer
- type
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
Landscapes
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は絶縁ゲート形半導体集積回路装置特にＭＯＳ屋
のＲＯＭ （Ｒｅａｄ ０ｎｌｙ Ｍｅｍｏｒｙ ）に
関する。
のＲＯＭ （Ｒｅａｄ ０ｎｌｙ Ｍｅｍｏｒｙ ）に
関する。
ＲＯＭをＭＯ８素子で構成するには、通常、１ピツ）Ｉ
ＦＥＴとし、ゲートの部分の酸化膜のうちＦＥＴとして
使用する領域を薄く、接続しない領域を厚くしておくこ
とにより、１”、′ｏ”の区別をする方法が用いられる
。
ＦＥＴとし、ゲートの部分の酸化膜のうちＦＥＴとして
使用する領域を薄く、接続しない領域を厚くしておくこ
とにより、１”、′ｏ”の区別をする方法が用いられる
。
たとえば、第１図に示すようなＲＯＭの素子配列は、デ
バイス上では第２図に示すような構成をもっている。こ
こではアルミニウムゲート構造のＭＯＳの場合が示され
ており、アドレス■、■。
バイス上では第２図に示すような構成をもっている。こ
こではアルミニウムゲート構造のＭＯＳの場合が示され
ており、アドレス■、■。
■がアルミニウム層１１．１２．１３で、また出力■、
■、■が拡散層２１．２２．２３でそれぞれ形成されて
いる。なお、第２図中、３１．３２は接地用の拡散層を
示す。さて、斜線を施こした部分４１，４２，４３がＦ
ＥＴとして使用するゲート部分の薄い酸化膜の領域とな
る。すなわち、第３図に第２図の４；ν線に沿った断面
図を示すように、 Ｐ＋拡散層２１，２２，２３，３１
．３２が形成されたＮｆｉＳｉ基板５上には酸化膜（Ｓ
ｔＯｚ）６が形成されているが、その膜６のうち上記Ｆ
ＥＴとして使用する部分４１．４２のそれは１０００Ａ
程度と薄く、その他の部分のそれは、寄生ＭＯ８を防止
するため、１μｍ程度と厚くそれぞれ形成されている。
■、■が拡散層２１．２２．２３でそれぞれ形成されて
いる。なお、第２図中、３１．３２は接地用の拡散層を
示す。さて、斜線を施こした部分４１，４２，４３がＦ
ＥＴとして使用するゲート部分の薄い酸化膜の領域とな
る。すなわち、第３図に第２図の４；ν線に沿った断面
図を示すように、 Ｐ＋拡散層２１，２２，２３，３１
．３２が形成されたＮｆｉＳｉ基板５上には酸化膜（Ｓ
ｔＯｚ）６が形成されているが、その膜６のうち上記Ｆ
ＥＴとして使用する部分４１．４２のそれは１０００Ａ
程度と薄く、その他の部分のそれは、寄生ＭＯ８を防止
するため、１μｍ程度と厚くそれぞれ形成されている。
従って、その酸化膜６の表面は凹凸が激しく、それＫよ
る段差部分で上層のアルミニウム層１２（１１，１３）
が断線することがあり、また酸化膜６が厚いため素子を
小形化することが困難であった。
る段差部分で上層のアルミニウム層１２（１１，１３）
が断線することがあり、また酸化膜６が厚いため素子を
小形化することが困難であった。
そこで、本発明の目的は、上記Ｓｉ基板５上を覆う酸化
膜表面を平坦化すると共にそれを薄くすることにより、
上記アルミニウム層１２（１１゜１３）の断線を防止す
ると共に素子の占有面積を小さくすることＫある。
膜表面を平坦化すると共にそれを薄くすることにより、
上記アルミニウム層１２（１１゜１３）の断線を防止す
ると共に素子の占有面積を小さくすることＫある。
以下、本発明の構成を図面を参照して具体的に説明する
。第４図および第５図はそれぞれ上記第１図に示すＲＯ
Ｍを本発明により形成した場合の上面図およびその■−
■線に沿った断面図を示す。
。第４図および第５図はそれぞれ上記第１図に示すＲＯ
Ｍを本発明により形成した場合の上面図およびその■−
■線に沿った断面図を示す。
これらの図に示すよ５Ｋ、本発明では、Ｎ形Ｓｉ基板５
上に熱拡散法により所定のＰ 拡散層２１゜２２．２３
．３１．３２を形成した後、その上面を覆う酸化膜をす
べてエツチングし除去して、新たＫ１００ＯＡ程度（あ
るいはそれ以下）のゲート酸化膜６を形成する。そして
その酸化膜６上からフォトレジストをマスクとして、第
４図になし地状に示す、ＦＥＴを形成しない部分７に：
Ｎ形１２．１３を形成するのは、従来と同様である。
上に熱拡散法により所定のＰ 拡散層２１゜２２．２３
．３１．３２を形成した後、その上面を覆う酸化膜をす
べてエツチングし除去して、新たＫ１００ＯＡ程度（あ
るいはそれ以下）のゲート酸化膜６を形成する。そして
その酸化膜６上からフォトレジストをマスクとして、第
４図になし地状に示す、ＦＥＴを形成しない部分７に：
Ｎ形１２．１３を形成するのは、従来と同様である。
すなわち本発明では、ゲート酸化膜６′を薄く形成する
ことにより基板５上に多数のＦＥＴを形成できるように
した後、ＦＥＴを形成する必要のない部分７のゲート酸
化膜６下にＮ形不純物層を形成し、それＫより所定のＲ
ＯＭを得る。
ことにより基板５上に多数のＦＥＴを形成できるように
した後、ＦＥＴを形成する必要のない部分７のゲート酸
化膜６下にＮ形不純物層を形成し、それＫより所定のＲ
ＯＭを得る。
なお、本発明はアルミニウムゲート構造のＭＯＳのみな
らずシリコンゲート構造等の他のＭＯ８Ｋも適用できる
。
らずシリコンゲート構造等の他のＭＯ８Ｋも適用できる
。
上述のようＫ、本発明に従った絶縁ゲート形半導体集積
回路装置によれば、Ｓｉ基板５上のゲート酸化膜６の表
面が平坦化するため、その上のアルミニウム層１１，１
２．１３の断線が防止でき、またＦＥＴを必要としない
部分７のゲート酸化膜６′下にいわゆるチャンネルスト
ッパーが形成されるため、酸化膜６′および拡散マスク
等を薄く形成でき、パターン加工を微細化できる。
回路装置によれば、Ｓｉ基板５上のゲート酸化膜６の表
面が平坦化するため、その上のアルミニウム層１１，１
２．１３の断線が防止でき、またＦＥＴを必要としない
部分７のゲート酸化膜６′下にいわゆるチャンネルスト
ッパーが形成されるため、酸化膜６′および拡散マスク
等を薄く形成でき、パターン加工を微細化できる。
第１図はＲＯＭの素子配列の一例を示す図、第に沿った
断面図、第４図および第５図は上記第１図のＲＯＭを本
発明に従って構成した場合の上面図およびその■−■線
に沿った断面図である。 １１．１２．１３・・・アルミニウム層、２１，２２゜
２３ 、３１ 、３２・・・ピ拡散層、４１，４２．４
３・・・ＦＥＴとして使用する部分の酸化膜、５・・・
Ｎ形Ｓｉ基板、６．６・・・酸化膜、７・・・ＦＥＴを
形成する必要のない（チャンネルストツノ（−７形成す
る）部分。 １°（
断面図、第４図および第５図は上記第１図のＲＯＭを本
発明に従って構成した場合の上面図およびその■−■線
に沿った断面図である。 １１．１２．１３・・・アルミニウム層、２１，２２゜
２３ 、３１ 、３２・・・ピ拡散層、４１，４２．４
３・・・ＦＥＴとして使用する部分の酸化膜、５・・・
Ｎ形Ｓｉ基板、６．６・・・酸化膜、７・・・ＦＥＴを
形成する必要のない（チャンネルストツノ（−７形成す
る）部分。 １°（
Claims (1)
- 【特許請求の範囲】 １、半導体基板表面の行方向に配置された１対のソース
、ドレイン領域と、上記ソース、ドレイン領域を横切る
列方向で上記半導体基板上にゲート絶縁膜を介して形成
されたゲート電極と、上記ソース、ドレイン領域及び上
記ゲート電極とで構成され行列状に配置された複数の絶
縁ゲート型電界効果トランジスタと、少くとも上記複数
の絶縁ゲート型電界効果トランジスタの１つはそのソー
ス。 ドレイン領域間に上記基板と同一導電型の半導体領域を
有し、かつこの半導体領域上にゲート電極が延在してい
ることを特徴とするＭＯ８型ＲＯＭ０
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57226187A JPS5944787B2 (ja) | 1982-12-24 | 1982-12-24 | Ｍｏｓ型ｒｏｍ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57226187A JPS5944787B2 (ja) | 1982-12-24 | 1982-12-24 | Ｍｏｓ型ｒｏｍ |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50062898A Division JPS51139275A (en) | 1975-05-28 | 1975-05-28 | Method of manufacturing insulated gate type semi-conduceor integrated circuit means |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58116763A true JPS58116763A (ja) | 1983-07-12 |
| JPS5944787B2 JPS5944787B2 (ja) | 1984-11-01 |
Family
ID=16841245
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57226187A Expired JPS5944787B2 (ja) | 1982-12-24 | 1982-12-24 | Ｍｏｓ型ｒｏｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5944787B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6073259U (ja) * | 1983-10-26 | 1985-05-23 | 三洋電機株式会社 | ダイナミツクｒｏｍ |
| JPS63131568A (ja) * | 1986-11-21 | 1988-06-03 | Toshiba Corp | 半導体メモリ装置 |
| JPS6431456A (en) * | 1987-07-27 | 1989-02-01 | Sharp Kk | Semiconductor device |
| EP0357410A2 (en) * | 1988-09-01 | 1990-03-07 | Fujitsu Limited | Semiconductor integrated circuit device |
-
1982
- 1982-12-24 JP JP57226187A patent/JPS5944787B2/ja not_active Expired
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6073259U (ja) * | 1983-10-26 | 1985-05-23 | 三洋電機株式会社 | ダイナミツクｒｏｍ |
| JPH0334922Y2 (ja) * | 1983-10-26 | 1991-07-24 | ||
| JPS63131568A (ja) * | 1986-11-21 | 1988-06-03 | Toshiba Corp | 半導体メモリ装置 |
| JPS6431456A (en) * | 1987-07-27 | 1989-02-01 | Sharp Kk | Semiconductor device |
| EP0357410A2 (en) * | 1988-09-01 | 1990-03-07 | Fujitsu Limited | Semiconductor integrated circuit device |
| US5391904A (en) * | 1988-09-01 | 1995-02-21 | Fujitsu Limited | Semiconductor delay circuit device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5944787B2 (ja) | 1984-11-01 |
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