JPH0334922Y2 - - Google Patents
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- JPH0334922Y2 JPH0334922Y2 JP1983166283U JP16628383U JPH0334922Y2 JP H0334922 Y2 JPH0334922 Y2 JP H0334922Y2 JP 1983166283 U JP1983166283 U JP 1983166283U JP 16628383 U JP16628383 U JP 16628383U JP H0334922 Y2 JPH0334922 Y2 JP H0334922Y2
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- Japan
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- mos transistor
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- 239000004065 semiconductor Substances 0.000 claims description 16
- 230000003071 parasitic effect Effects 0.000 claims description 13
- 239000011159 matrix material Substances 0.000 claims description 3
- 230000005540 biological transmission Effects 0.000 claims 1
- 239000000758 substrate Substances 0.000 description 11
- 239000012535 impurity Substances 0.000 description 7
- 230000007257 malfunction Effects 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
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- 239000010703 silicon Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
【考案の詳細な説明】
(イ) 産業上の利用分野
本考案は、半導体基板上にトランジスタを形成
するか否かによつてデータが書き込まれるダイナ
ミツクROMに関し、特に、データの読み出し状
態に於ける誤動作を防止したダイナミツクROM
に関する。
するか否かによつてデータが書き込まれるダイナ
ミツクROMに関し、特に、データの読み出し状
態に於ける誤動作を防止したダイナミツクROM
に関する。
(ロ) 従来技術
一般に、C−MOSで形成されたダイナミツク
ROMの回路構成を第1図に示す。第1図に於い
て、アドレス信号A0,A1,…をデコードするデ
コーダ1は、アドレスライン2と接地間に直列接
続されたNチヤンネルMOSトランジスタ3と、
デイスチヤージ用のNチヤンネルMOSトランジ
スタ4とから構成されるAND−ROMであり、ア
ドレス信号A0,A1,…及びその反転信号をMOS
トランジスタ3のゲートに印加する組み合わせに
よつて、一つのアドレスライン2が選択され、
MOSトランジスタ4のゲートに印加されるプリ
チヤージクロツクφによつて、選択されたアドレ
スライン2にプリチヤージされた電荷が放電され
る。アドレスライン2と電源VDDとの間には、プ
リチヤージ用のPチヤンネルMOSトランジスタ
5が接続され、ゲートに印加されたプリチヤージ
クロツクφによつて、アドレスライン2がプリチ
ヤージされる。アドレスライン2と出力ライン6
はマトリクスを構成し、任意の交点に、ゲートが
アドレスライン2に接続され、ドレインが出力ラ
イン6に接続されると共にソースが電源ライン7
に接続されたPチヤンネルMOSトランジスタ8
とを設けることにより、データを記憶する。出力
ライン6と接地間には、プリチヤージクロツクφ
の反転信号がゲートに印加されたデイスチヤージ
用のNチヤンネルMOSトランジスタ9が接続さ
れる。
ROMの回路構成を第1図に示す。第1図に於い
て、アドレス信号A0,A1,…をデコードするデ
コーダ1は、アドレスライン2と接地間に直列接
続されたNチヤンネルMOSトランジスタ3と、
デイスチヤージ用のNチヤンネルMOSトランジ
スタ4とから構成されるAND−ROMであり、ア
ドレス信号A0,A1,…及びその反転信号をMOS
トランジスタ3のゲートに印加する組み合わせに
よつて、一つのアドレスライン2が選択され、
MOSトランジスタ4のゲートに印加されるプリ
チヤージクロツクφによつて、選択されたアドレ
スライン2にプリチヤージされた電荷が放電され
る。アドレスライン2と電源VDDとの間には、プ
リチヤージ用のPチヤンネルMOSトランジスタ
5が接続され、ゲートに印加されたプリチヤージ
クロツクφによつて、アドレスライン2がプリチ
ヤージされる。アドレスライン2と出力ライン6
はマトリクスを構成し、任意の交点に、ゲートが
アドレスライン2に接続され、ドレインが出力ラ
イン6に接続されると共にソースが電源ライン7
に接続されたPチヤンネルMOSトランジスタ8
とを設けることにより、データを記憶する。出力
ライン6と接地間には、プリチヤージクロツクφ
の反転信号がゲートに印加されたデイスチヤージ
用のNチヤンネルMOSトランジスタ9が接続さ
れる。
第1図に示されたダイナミツクROMに於い
て、プリチヤージクロツクφが接地レベル、即
ち、“0”である場合、デイスチヤージ用のMOS
トランジスタ4はオフとなり、プリチヤージ用の
MOSトランジスタ5はオンとなるため、アドレ
スライン2は電源電圧VDDレベル、即ち、“1”
にプリチヤージされ、一方、出力ライン6に接続
されたMOSトランジスタ9はオンとなり、出力
ライン6を“0”にデイススチヤージする。即
ち、プリチヤージクロツクφが“0”の期間はプ
リチヤージ期間である。また、プリチヤージクロ
ツクφが“1”となると、MOSトランジスタ5
はオフとなり、MOSトランジスタ4はオンとな
るため、アドレス信号A0,A1で指定されたアド
レスライン2は“0”にデイスチヤージされる
が、他のアドレスライン2は“1”がチヤージさ
れたままフローテイング状態となる。従つて、
“1”のままであるアドレスライン2に接続され
たMOSトランジスタ8はすべてオフであり、選
択されて“0”となつたアドレスライン2に接続
されたMOSトランジスタ8がオンとなる。この
とき、MOSトランジスタ9はオフであるため、
出力ライン6は“0”のままフローテイング状態
となるが、オンとなるMOSトランジスタ8が接
続された出力ライン6は“1”に引き上げられ
る。これにより出力ライン6から記憶されたデー
タの出力信号OUT0,OUT1,OUT2,…が
取り出される。このプリチヤージクロツクφが
“1”の期間は、データ読み出し期間である。
て、プリチヤージクロツクφが接地レベル、即
ち、“0”である場合、デイスチヤージ用のMOS
トランジスタ4はオフとなり、プリチヤージ用の
MOSトランジスタ5はオンとなるため、アドレ
スライン2は電源電圧VDDレベル、即ち、“1”
にプリチヤージされ、一方、出力ライン6に接続
されたMOSトランジスタ9はオンとなり、出力
ライン6を“0”にデイススチヤージする。即
ち、プリチヤージクロツクφが“0”の期間はプ
リチヤージ期間である。また、プリチヤージクロ
ツクφが“1”となると、MOSトランジスタ5
はオフとなり、MOSトランジスタ4はオンとな
るため、アドレス信号A0,A1で指定されたアド
レスライン2は“0”にデイスチヤージされる
が、他のアドレスライン2は“1”がチヤージさ
れたままフローテイング状態となる。従つて、
“1”のままであるアドレスライン2に接続され
たMOSトランジスタ8はすべてオフであり、選
択されて“0”となつたアドレスライン2に接続
されたMOSトランジスタ8がオンとなる。この
とき、MOSトランジスタ9はオフであるため、
出力ライン6は“0”のままフローテイング状態
となるが、オンとなるMOSトランジスタ8が接
続された出力ライン6は“1”に引き上げられ
る。これにより出力ライン6から記憶されたデー
タの出力信号OUT0,OUT1,OUT2,…が
取り出される。このプリチヤージクロツクφが
“1”の期間は、データ読み出し期間である。
ところが第1図に示されたダイナミツクROM
に於いて、本来“0”であるべきデータが“1”
と読み出されるという誤動作が生じた。その原因
を調べたところ、アドレスライン2と出力ライン
6間に生じる線間容量10と寄生トランジスタ1
1に原因があることがわかつた。即ち、従来、第
1図に示された回路を半導体基板上に形成する場
合、プリチヤージ用のMOSトランジスタ5、出
力ライン6、電源ライン7及びMOSトランジス
タ8は、第2図の如く形成される。
に於いて、本来“0”であるべきデータが“1”
と読み出されるという誤動作が生じた。その原因
を調べたところ、アドレスライン2と出力ライン
6間に生じる線間容量10と寄生トランジスタ1
1に原因があることがわかつた。即ち、従来、第
1図に示された回路を半導体基板上に形成する場
合、プリチヤージ用のMOSトランジスタ5、出
力ライン6、電源ライン7及びMOSトランジス
タ8は、第2図の如く形成される。
第2図に於いて、半導体基体12はP型の低不
純物濃度を有するシリコン基板であり、半導体基
体12上には、N型の低不純物濃度を有するN型
領域13が形成される。このN型領域13内に
は、P+型の高不純物濃度によつて形成された
MOSトランジスタ5のソース領域14及びドレ
イン領域15と、同様にP+型の高不純物濃度に
よつて形成された出力ライン6及び電源ライン7
とが設けられる。また、ドレイン領域15からは
アルミニウム等から成るアドレスライン2が、酸
化膜16上を出力ライン6及び電源ライン7と交
叉して延在されている。そして、出力ライン6と
電源ライン7との間に於いて、酸化膜16の厚さ
を薄くすることによつて記憶用のMOSトランジ
スタ8が作られる。
純物濃度を有するシリコン基板であり、半導体基
体12上には、N型の低不純物濃度を有するN型
領域13が形成される。このN型領域13内に
は、P+型の高不純物濃度によつて形成された
MOSトランジスタ5のソース領域14及びドレ
イン領域15と、同様にP+型の高不純物濃度に
よつて形成された出力ライン6及び電源ライン7
とが設けられる。また、ドレイン領域15からは
アルミニウム等から成るアドレスライン2が、酸
化膜16上を出力ライン6及び電源ライン7と交
叉して延在されている。そして、出力ライン6と
電源ライン7との間に於いて、酸化膜16の厚さ
を薄くすることによつて記憶用のMOSトランジ
スタ8が作られる。
第2図の如く、形成されたダイナミツクROM
に於いては、アドレスライン2と出力ライン6と
の間には線間容量10が生じることは明らかであ
る。一方、MOSトランジスタ5のドレイン領域
15をエミツタとし、N型領域13をベースと
し、出力ライン6をコレクタとするPNP型の寄
生トランジスタ11が作られている。そこで、選
択されたアドレスライン2によつて、そのアドレ
スライン2に接続されたMOSトランジスタ8が
オンとなり、更に、MOSトランジスタ8に接続
された出力ライン6が“0”から“1”になる
と、選択されないアドレスライン2、即ち、“1”
のままフローテイング状態にあるアドレスライン
2は、“1”となつた出力ライン6に線間容量1
0にチヤージされた電荷が直列接続された電位、
即ち、電源電圧VDDの略2倍程度の電位となる。
従つて、寄生トランジスタ11のエミツタ電位が
高くなるため、寄生トランジスタ11はオンし、
“0”のままフローテイング状態となつている出
力ライン6にアドレスライン2から寄生トランジ
スタ11を介して電流が流れ、出力ライン6の電
位は“1”レベルに引き上げられてしまう。即
ち、本来“0”であるべきデータが“1”として
出力されてしまうという誤動作が生じるのであ
る。
に於いては、アドレスライン2と出力ライン6と
の間には線間容量10が生じることは明らかであ
る。一方、MOSトランジスタ5のドレイン領域
15をエミツタとし、N型領域13をベースと
し、出力ライン6をコレクタとするPNP型の寄
生トランジスタ11が作られている。そこで、選
択されたアドレスライン2によつて、そのアドレ
スライン2に接続されたMOSトランジスタ8が
オンとなり、更に、MOSトランジスタ8に接続
された出力ライン6が“0”から“1”になる
と、選択されないアドレスライン2、即ち、“1”
のままフローテイング状態にあるアドレスライン
2は、“1”となつた出力ライン6に線間容量1
0にチヤージされた電荷が直列接続された電位、
即ち、電源電圧VDDの略2倍程度の電位となる。
従つて、寄生トランジスタ11のエミツタ電位が
高くなるため、寄生トランジスタ11はオンし、
“0”のままフローテイング状態となつている出
力ライン6にアドレスライン2から寄生トランジ
スタ11を介して電流が流れ、出力ライン6の電
位は“1”レベルに引き上げられてしまう。即
ち、本来“0”であるべきデータが“1”として
出力されてしまうという誤動作が生じるのであ
る。
(ハ) 考案の目的
本考案は、上述した点に鑑みて為されたもので
あり、アドレスラインと出力ラインとの間に生じ
る寄生容量を除去し、誤動作を防止したダイナミ
ツクROMを提供するものである。
あり、アドレスラインと出力ラインとの間に生じ
る寄生容量を除去し、誤動作を防止したダイナミ
ツクROMを提供するものである。
(ニ) 考案の構成
本考案は、アドレス信号のデコーダによつて選
択されるアドレスラインと、該アドレスラインに
接続されたプリチヤージ用のMOSトランジスタ
と、前記アドレスラインとマトリクスを構成する
出力ラインと、前記アドレスラインと出力ライン
の任意の交点に設けられたデータを記憶するため
のMOSトランジスタとを有するダイナミツク
ROMに於いて、前記プリチヤージ用のMOSトラ
ンジスタが形成される半導体領域と、前記出力ラ
イン及び記憶用のMOSトランジスタが形成され
る半導体領域とを分離する構成である。
択されるアドレスラインと、該アドレスラインに
接続されたプリチヤージ用のMOSトランジスタ
と、前記アドレスラインとマトリクスを構成する
出力ラインと、前記アドレスラインと出力ライン
の任意の交点に設けられたデータを記憶するため
のMOSトランジスタとを有するダイナミツク
ROMに於いて、前記プリチヤージ用のMOSトラ
ンジスタが形成される半導体領域と、前記出力ラ
イン及び記憶用のMOSトランジスタが形成され
る半導体領域とを分離する構成である。
(ホ) 実施例
第3図は、本考案の実施例を示す断面図であ
り、第1図に示されたダイナミツクROMのプリ
チヤージ用のMOSトランジスタ5、出力ライン
6、電源ライン7、アドレスライン2及び記憶用
のMOSトランジスタ8の形成部分を示す。尚、
第1図及び第2図と同一部分には同一図番を付
す。
り、第1図に示されたダイナミツクROMのプリ
チヤージ用のMOSトランジスタ5、出力ライン
6、電源ライン7、アドレスライン2及び記憶用
のMOSトランジスタ8の形成部分を示す。尚、
第1図及び第2図と同一部分には同一図番を付
す。
第3図に於いて、半導体基体17はP型の低不
純物濃度を有するシリコン基板であり、この半導
体基体17には、互いにP型の領域18で分離さ
れたN型領域19,20が、N型不純物の拡散あ
るいはイオンインプラ等によつて形成される。こ
のN型領域19,20を各々電源電圧VDDに接続
し、半導体基体17を接地電位に接続することに
より、N型領域19,20は半導体基体17と逆
バイアスされ、分離される。そして、N型領域1
9内には、第1図に示されたプリチヤージ用の
MOSトランジスタ5が作成され、P+型の高不純
物濃度のソース領域14とドレイン領域15が形
成される。ソース領域14はアルミニウム等の電
極によつて電源電圧VDDに接続され、ドレイン領
域15からはアドレスライン2が延在される。一
方、N型領域20内には、P+型の高不純物濃度
の出力ライン6及び電源ライン7が、拡散あるい
はイオンインプラ等によつて設けられる。また、
出力ライン6をドレインとし、電源ライン7をソ
ースとして、その出力ライン6と電源ライン7間
の酸化膜16を薄く形成することによつて、アド
レスライン2がゲート電極となる記憶用のMOS
トランジスタ8が形成される。
純物濃度を有するシリコン基板であり、この半導
体基体17には、互いにP型の領域18で分離さ
れたN型領域19,20が、N型不純物の拡散あ
るいはイオンインプラ等によつて形成される。こ
のN型領域19,20を各々電源電圧VDDに接続
し、半導体基体17を接地電位に接続することに
より、N型領域19,20は半導体基体17と逆
バイアスされ、分離される。そして、N型領域1
9内には、第1図に示されたプリチヤージ用の
MOSトランジスタ5が作成され、P+型の高不純
物濃度のソース領域14とドレイン領域15が形
成される。ソース領域14はアルミニウム等の電
極によつて電源電圧VDDに接続され、ドレイン領
域15からはアドレスライン2が延在される。一
方、N型領域20内には、P+型の高不純物濃度
の出力ライン6及び電源ライン7が、拡散あるい
はイオンインプラ等によつて設けられる。また、
出力ライン6をドレインとし、電源ライン7をソ
ースとして、その出力ライン6と電源ライン7間
の酸化膜16を薄く形成することによつて、アド
レスライン2がゲート電極となる記憶用のMOS
トランジスタ8が形成される。
即ち、第3図に示された実施例では、プリチヤ
ージ用のMOSトランジスタ5が形成されるN型
領域19と出力ライン6及び記憶用のMOSトラ
ンジスタ8が形成されるN型領域20とが分離さ
れるため、ドレイン領域15をエミツタとし、N
型領域19をベースとし、更に、半導体基体17
をコレクタとする寄生トランジスタ21は生じる
が、ドレイン領域15、即ち、アドレスライン2
と出力ライン6との間を接続する寄生トランジス
タは生じない。従つて、出力ライン6の少なくと
も1つが“0”から“1”となり、線間容量10
によつてフローテイング状態のアドレスライン2
が電源電圧VDDの略2倍近くになると、寄生トラ
ンジスタ21がオンとなり、アドレスライン2の
電荷は接地レベルに放電されるため、出力ライン
6には影響を与えない。このとき、アドレスライ
ン2の電位が電源電圧VDDレベルに低下すると寄
生トランジスタ21はオフとなり、アドレスライ
ン2の“1”は保持される。
ージ用のMOSトランジスタ5が形成されるN型
領域19と出力ライン6及び記憶用のMOSトラ
ンジスタ8が形成されるN型領域20とが分離さ
れるため、ドレイン領域15をエミツタとし、N
型領域19をベースとし、更に、半導体基体17
をコレクタとする寄生トランジスタ21は生じる
が、ドレイン領域15、即ち、アドレスライン2
と出力ライン6との間を接続する寄生トランジス
タは生じない。従つて、出力ライン6の少なくと
も1つが“0”から“1”となり、線間容量10
によつてフローテイング状態のアドレスライン2
が電源電圧VDDの略2倍近くになると、寄生トラ
ンジスタ21がオンとなり、アドレスライン2の
電荷は接地レベルに放電されるため、出力ライン
6には影響を与えない。このとき、アドレスライ
ン2の電位が電源電圧VDDレベルに低下すると寄
生トランジスタ21はオフとなり、アドレスライ
ン2の“1”は保持される。
(ヘ) 考案の効果
上述の如く、本考案によれば、アドレスライン
と出力ラインとに生じる寄生トランジスタが完全
に除去されるため、線間容量によつてアドレスラ
インの電位が変化しても、出力ラインにはその影
響が生じないのであり、データの読み出しの際に
於ける誤動作が無くなり、ダイナミツクROMの
信頼性が向上する利点を有する。
と出力ラインとに生じる寄生トランジスタが完全
に除去されるため、線間容量によつてアドレスラ
インの電位が変化しても、出力ラインにはその影
響が生じないのであり、データの読み出しの際に
於ける誤動作が無くなり、ダイナミツクROMの
信頼性が向上する利点を有する。
第1図はダイナミツクROMの回路図、第2図
は第1図に示されたダイナミツクROMを形成す
る半導体装置の従来例を示す断面図、第3図は本
考案の実施例を示す断面図である。 主な図番の説明、2……アドレスライン、5,
8……MOSトランジスタ、6……出力ライン、
7……電源ライン、10……線間容量、11,2
1……寄生トランジスタ、14……ソース領域、
15……ドレイン領域、16……酸化膜、17…
…半導体基体、18……P型領域、19,20…
…N型領域。
は第1図に示されたダイナミツクROMを形成す
る半導体装置の従来例を示す断面図、第3図は本
考案の実施例を示す断面図である。 主な図番の説明、2……アドレスライン、5,
8……MOSトランジスタ、6……出力ライン、
7……電源ライン、10……線間容量、11,2
1……寄生トランジスタ、14……ソース領域、
15……ドレイン領域、16……酸化膜、17…
…半導体基体、18……P型領域、19,20…
…N型領域。
Claims (1)
- アドレス信号のデコーダによつて選択されるア
ドレスラインと、該アドレスラインに接続された
プリチヤージ用のMOSトランジスタと、前記ア
ドレスラインとマトリクスを構成する出力ライン
と、前記アドレスラインと出力ラインの任意の交
点に設けられたデータを記憶するためのMOSト
ランジスタとを有するダイナミツクROMに於
て、前記プリチヤージ用のMOSトランジスタが
形成される半導体領域と、前記出力ライン及び記
憶用のMOSトランジスタが形成される半導体領
域とを分離し、前記アドレスラインと出力ライン
間に形成される寄生容量によつて生じる前記アド
レスラインの電圧変化が、前記プリチヤージ用の
MOSトランジスタから前記出力ラインに伝達さ
れることを防止したことを特徴とするダイナミツ
クROM。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16628383U JPS6073259U (ja) | 1983-10-26 | 1983-10-26 | ダイナミツクrom |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16628383U JPS6073259U (ja) | 1983-10-26 | 1983-10-26 | ダイナミツクrom |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6073259U JPS6073259U (ja) | 1985-05-23 |
JPH0334922Y2 true JPH0334922Y2 (ja) | 1991-07-24 |
Family
ID=30364073
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP16628383U Granted JPS6073259U (ja) | 1983-10-26 | 1983-10-26 | ダイナミツクrom |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6073259U (ja) |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5438782A (en) * | 1977-09-01 | 1979-03-23 | Nec Corp | Production of integrated circuit device |
JPS54107278A (en) * | 1978-02-10 | 1979-08-22 | Hitachi Ltd | Semiconductor device |
JPS58116763A (ja) * | 1982-12-24 | 1983-07-12 | Hitachi Ltd | Mos型rom |
-
1983
- 1983-10-26 JP JP16628383U patent/JPS6073259U/ja active Granted
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5438782A (en) * | 1977-09-01 | 1979-03-23 | Nec Corp | Production of integrated circuit device |
JPS54107278A (en) * | 1978-02-10 | 1979-08-22 | Hitachi Ltd | Semiconductor device |
JPS58116763A (ja) * | 1982-12-24 | 1983-07-12 | Hitachi Ltd | Mos型rom |
Also Published As
Publication number | Publication date |
---|---|
JPS6073259U (ja) | 1985-05-23 |
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