JPH0936318A - ダイナミックメモリ - Google Patents
ダイナミックメモリInfo
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- JPH0936318A JPH0936318A JP7181178A JP18117895A JPH0936318A JP H0936318 A JPH0936318 A JP H0936318A JP 7181178 A JP7181178 A JP 7181178A JP 18117895 A JP18117895 A JP 18117895A JP H0936318 A JPH0936318 A JP H0936318A
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
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Abstract
(57)【要約】
【課題】メモリセルを１個のキャパシタと１個のトラン
ジスタとで構成するダイナミックメモリに関し、ワード
線の動作電圧マージンを広げ、しかも、データ保持時間
として規格値を確保できるようにし、低電圧化に対応で
きるようにする。 【解決手段】セルトランジスタをなすｎＭＯＳトランジ
スタ４０のゲート電極４５をＰ型ポリシリコン層で構成
し、セルトランジスタをなすｎＭＯＳトランジスタ４０
を形成する領域へのしきい値電圧調整のためのボロンＢ
のイオン打ち込み量を減らし、「０」データを記憶して
いる場合のしきい値電圧として従来のしきい値電圧を確
保し、バックバイアス依存係数を小さくする。
ジスタとで構成するダイナミックメモリに関し、ワード
線の動作電圧マージンを広げ、しかも、データ保持時間
として規格値を確保できるようにし、低電圧化に対応で
きるようにする。 【解決手段】セルトランジスタをなすｎＭＯＳトランジ
スタ４０のゲート電極４５をＰ型ポリシリコン層で構成
し、セルトランジスタをなすｎＭＯＳトランジスタ４０
を形成する領域へのしきい値電圧調整のためのボロンＢ
のイオン打ち込み量を減らし、「０」データを記憶して
いる場合のしきい値電圧として従来のしきい値電圧を確
保し、バックバイアス依存係数を小さくする。
Description
【０００１】
【発明の属する技術分野】本発明は、情報の記憶にダイ
ナミック型のメモリセルを使用するダイナミック型半導
体記憶装置、いわゆる、ダイナミックメモリのうち、メ
モリセルを１個のキャパシタと１個のトランジスタとで
構成するダイナミックメモリに関する。
ナミック型のメモリセルを使用するダイナミック型半導
体記憶装置、いわゆる、ダイナミックメモリのうち、メ
モリセルを１個のキャパシタと１個のトランジスタとで
構成するダイナミックメモリに関する。
【０００２】
【従来の技術】図４はダイナミックメモリの一例の要部
を示しており、ＷＬ０、ＷＬ１はメモリセルの選択を行
うワード線、ＢＬ０、／ＢＬ０、ＢＬ１、／ＢＬ１はデ
ータ伝送路をなすビット線である。
を示しており、ＷＬ０、ＷＬ１はメモリセルの選択を行
うワード線、ＢＬ０、／ＢＬ０、ＢＬ１、／ＢＬ１はデ
ータ伝送路をなすビット線である。
【０００３】また、１、２はワード線ＷＬ０により選択
されるメモリセルであり、３、４は電荷蓄積用のキャパ
シタ、いわゆる、セルキャパシタ、５、６はワード線Ｗ
Ｌ０を介してオン、オフが制御される電荷転送用のトラ
ンジスタ、いわゆる、セルトランジスタである。
されるメモリセルであり、３、４は電荷蓄積用のキャパ
シタ、いわゆる、セルキャパシタ、５、６はワード線Ｗ
Ｌ０を介してオン、オフが制御される電荷転送用のトラ
ンジスタ、いわゆる、セルトランジスタである。
【０００４】また、７、８はワード線ＷＬ１により選択
されるメモリセルであり、９、１０はセルキャパシタ、
１１、１２はワード線ＷＬ１を介してオン、オフが制御
されるセルトランジスタである。
されるメモリセルであり、９、１０はセルキャパシタ、
１１、１２はワード線ＷＬ１を介してオン、オフが制御
されるセルトランジスタである。
【０００５】この例では、セルトランジスタ５、６、１
１、１２は、ｎＭＯＳトランジスタとされている。な
お、ＶＣＣは電源電圧である。
１、１２は、ｎＭＯＳトランジスタとされている。な
お、ＶＣＣは電源電圧である。
【０００６】また、１３は行アドレス信号をデコードし
て、行（ワード線）の選択を行う行デコーダ、１４はビ
ット線ＢＬ０、／ＢＬ０の差電圧を増幅するセンスアン
プ、１５はビット線ＢＬ１、／ＢＬ１の差電圧を増幅す
るセンスアンプである。
て、行（ワード線）の選択を行う行デコーダ、１４はビ
ット線ＢＬ０、／ＢＬ０の差電圧を増幅するセンスアン
プ、１５はビット線ＢＬ１、／ＢＬ１の差電圧を増幅す
るセンスアンプである。
【０００７】また、１６は列アドレス信号をデコードし
て列の選択を行う列選択信号を出力する列デコーダ、１
７、１８は列選択信号ＣＬ０により導通、非導通が制御
される列選択スイッチをなすｎＭＯＳトランジスタ、１
９、２０は列選択信号ＣＬ１により導通、非導通が制御
される列選択スイッチをなすｎＭＯＳトランジスタであ
る。
て列の選択を行う列選択信号を出力する列デコーダ、１
７、１８は列選択信号ＣＬ０により導通、非導通が制御
される列選択スイッチをなすｎＭＯＳトランジスタ、１
９、２０は列選択信号ＣＬ１により導通、非導通が制御
される列選択スイッチをなすｎＭＯＳトランジスタであ
る。
【０００８】また、ＤＢ、／ＤＢはデータバス、２１は
データＤＱを外部に出力するためのデータ出力バッフ
ァ、２２は外部から供給されるデータＤＱを取込むデー
タ入力バッファである。
データＤＱを外部に出力するためのデータ出力バッフ
ァ、２２は外部から供給されるデータＤＱを取込むデー
タ入力バッファである。
【０００９】また、図５は、図４に示すダイナミックメ
モリの読出し動作及び再書込み動作を示す概略的電圧波
形図であり、メモリセル１にＨレベル（高レベル）が書
き込まれ、メモリセル１のストレージノード２４が電源
電圧ＶＣＣとされている場合において、メモリセル１が
選択された場合を例にして示している。
モリの読出し動作及び再書込み動作を示す概略的電圧波
形図であり、メモリセル１にＨレベル（高レベル）が書
き込まれ、メモリセル１のストレージノード２４が電源
電圧ＶＣＣとされている場合において、メモリセル１が
選択された場合を例にして示している。
【００１０】なお、ＶＳＳは接地電圧、ＶＰＰは電源電
圧ＶＣＣをチップ内部に設けた昇圧電圧発生回路におい
て昇圧してなる昇圧電圧である。
圧ＶＣＣをチップ内部に設けた昇圧電圧発生回路におい
て昇圧してなる昇圧電圧である。
【００１１】ここに、読出し前においては、ワード線Ｗ
Ｌ０＝ＶＳＳとされ、メモリセル１のセルトランジスタ
５はオフ状態とされると共に、ビット線ＢＬ０、／ＢＬ
０はＶＣＣ／２にプリチャージされている。
Ｌ０＝ＶＳＳとされ、メモリセル１のセルトランジスタ
５はオフ状態とされると共に、ビット線ＢＬ０、／ＢＬ
０はＶＣＣ／２にプリチャージされている。
【００１２】この状態から、ワード線ＷＬ０＝ＶＰＰ、
メモリセル１のセルトランジスタ５＝オン状態とされる
と、メモリセル１のストレージノード２４とビット線Ｂ
Ｌ０とがセルトランジスタ５を介して接続される。
メモリセル１のセルトランジスタ５＝オン状態とされる
と、メモリセル１のストレージノード２４とビット線Ｂ
Ｌ０とがセルトランジスタ５を介して接続される。
【００１３】この結果、ストレージノード２４に蓄積さ
れていた電荷がビット線ＢＬ０に出力され、ビット線Ｂ
Ｌ０の電圧はＶＣＣ／２から僅かに上昇し、その後、セ
ンスアンプ１４が活性化され、センスアンプ１４により
ビット線ＢＬ０、／ＢＬ０間の差電圧が増幅され、読出
しが行われると共に、メモリセル１への再書込みが行わ
れる。
れていた電荷がビット線ＢＬ０に出力され、ビット線Ｂ
Ｌ０の電圧はＶＣＣ／２から僅かに上昇し、その後、セ
ンスアンプ１４が活性化され、センスアンプ１４により
ビット線ＢＬ０、／ＢＬ０間の差電圧が増幅され、読出
しが行われると共に、メモリセル１への再書込みが行わ
れる。
【００１４】ここに、ｎＭＯＳトランジスタからなるセ
ルトランジスタは、従来、図６に示すように作成されて
いた。
ルトランジスタは、従来、図６に示すように作成されて
いた。
【００１５】即ち、まず、図６Ａに示すように、基板２
６上、トランジスタを形成する領域（活性領域）にシリ
コン窒化膜２７を形成した後、素子分離のために、非活
性領域を選択酸化し、図６Ｂに示すように、フィールド
酸化膜２８を形成する。
６上、トランジスタを形成する領域（活性領域）にシリ
コン窒化膜２７を形成した後、素子分離のために、非活
性領域を選択酸化し、図６Ｂに示すように、フィールド
酸化膜２８を形成する。
【００１６】次に、同じく、図６Ｂに示すように、しき
い値電圧Ｖthをコントロールするために、Ｐ型不純物で
あるボロンＢのイオン打ち込みを行う。
い値電圧Ｖthをコントロールするために、Ｐ型不純物で
あるボロンＢのイオン打ち込みを行う。
【００１７】次に、図６Ｃに示すように、ゲート絶縁膜
となるシリコン酸化膜２９を形成し、更に、シリコン酸
化膜２９上に、ゲート電極となるポリシリコン（多結晶
シリコン）層３０を形成する。
となるシリコン酸化膜２９を形成し、更に、シリコン酸
化膜２９上に、ゲート電極となるポリシリコン（多結晶
シリコン）層３０を形成する。
【００１８】次に、ゲート電極の抵抗を下げるために、
ポリシリコン層３０にＮ型不純物であるリンＰ又はヒ素
Ａsのイオン打ち込みを行い、続いて、図６Ｄに示すよ
うに、ゲート電極３１をパターニングする。
ポリシリコン層３０にＮ型不純物であるリンＰ又はヒ素
Ａsのイオン打ち込みを行い、続いて、図６Ｄに示すよ
うに、ゲート電極３１をパターニングする。
【００１９】その後、リンＰ又はヒ素Ａsのイオン打ち
込みを行い、図６Ｅに示すように、Ｎ型拡散層からなる
ソース３３及びドレイン３４を形成する。
込みを行い、図６Ｅに示すように、Ｎ型拡散層からなる
ソース３３及びドレイン３４を形成する。
【００２０】このように、セルトランジスタを構成する
ｎＭＯＳトランジスタのゲート電極にはポリシリコン層
が使用されるか、あるいは、ポリシリコン層の上部にシ
リサイド化合物を堆積したポリサイドが使用される。
ｎＭＯＳトランジスタのゲート電極にはポリシリコン層
が使用されるか、あるいは、ポリシリコン層の上部にシ
リサイド化合物を堆積したポリサイドが使用される。
【００２１】そして、セルトランジスタをなすｎＭＯＳ
トランジスタのゲート電極をなすポリシリコン層には、
低抵抗化のために、メモリセルを制御する周辺回路のｎ
ＭＯＳトランジスタのゲート電極をなすポリシリコン層
と同様に、Ｎ型不純物が注入される。
トランジスタのゲート電極をなすポリシリコン層には、
低抵抗化のために、メモリセルを制御する周辺回路のｎ
ＭＯＳトランジスタのゲート電極をなすポリシリコン層
と同様に、Ｎ型不純物が注入される。
【００２２】また、セルトランジスタをなすｎＭＯＳト
ランジスタと、周辺回路のｎＭＯＳトランジスタとで
は、適切なしきい値電圧Ｖthが異なるため、図６Ｂに示
すボロンＢのイオン打ち込み過程において、セル領域と
周辺回路領域とで、打ち込むイオンの量を異なる値に設
定し、セルトランジスタをなすｎＭＯＳトランジスタ及
び周辺回路のｎＭＯＳトランジスタのしきい値電圧Ｖth
をそれぞれ適切な値に制御している。
ランジスタと、周辺回路のｎＭＯＳトランジスタとで
は、適切なしきい値電圧Ｖthが異なるため、図６Ｂに示
すボロンＢのイオン打ち込み過程において、セル領域と
周辺回路領域とで、打ち込むイオンの量を異なる値に設
定し、セルトランジスタをなすｎＭＯＳトランジスタ及
び周辺回路のｎＭＯＳトランジスタのしきい値電圧Ｖth
をそれぞれ適切な値に制御している。
【００２３】ここに、「１」データを書き込む場合のビ
ット線の電圧をＶＢ１、セルのストレージノードの電圧
をＶＣ１とすると、セルトランジスタがｎＭＯＳトラン
ジスタの場合、ＶＣ１＝ＶＢ１とするためには、ワード
線の電圧レベルＶＷＬ０は、ＶＢ１＋Ｖthc以上にする
必要がある。但し、Ｖthcはソース電位がＶＢ１のとき
のセルトランジスタのしきい値電圧である。
ット線の電圧をＶＢ１、セルのストレージノードの電圧
をＶＣ１とすると、セルトランジスタがｎＭＯＳトラン
ジスタの場合、ＶＣ１＝ＶＢ１とするためには、ワード
線の電圧レベルＶＷＬ０は、ＶＢ１＋Ｖthc以上にする
必要がある。但し、Ｖthcはソース電位がＶＢ１のとき
のセルトランジスタのしきい値電圧である。
【００２４】また、ＭＯＳトランジスタのしきい値電圧
Ｖthは、バックバイアス効果によりソース電位の上昇と
ともに高くなるため、「０」データを書き込む場合のビ
ット線の電圧をＶＢ０（通常、０Ｖ）とし、ソース電位
がＶＢ０のときのセルトランジスタをなすｎＭＯＳトラ
ンジスタのしきい値をＶth0、バックバイアス効果をΔ
Ｖth（＞０）とすると、Ｖthcは数１に示すように表わ
すことができ、ＶＷＬ０は数２に示すように表わすこと
ができる。
Ｖthは、バックバイアス効果によりソース電位の上昇と
ともに高くなるため、「０」データを書き込む場合のビ
ット線の電圧をＶＢ０（通常、０Ｖ）とし、ソース電位
がＶＢ０のときのセルトランジスタをなすｎＭＯＳトラ
ンジスタのしきい値をＶth0、バックバイアス効果をΔ
Ｖth（＞０）とすると、Ｖthcは数１に示すように表わ
すことができ、ＶＷＬ０は数２に示すように表わすこと
ができる。
【００２５】
【数１】
【００２６】
【数２】
【００２７】ここで、しきい値電圧Ｖthのバックバイア
ス効果ΔＶthをソース電圧の１次式で近似し、ΔＶth＝
Ｋ＊ＶＢ１とすると、ＶＷＬ０は、数３に示すようにな
る。但し、Ｋはバックバイアス依存係数である。
ス効果ΔＶthをソース電圧の１次式で近似し、ΔＶth＝
Ｋ＊ＶＢ１とすると、ＶＷＬ０は、数３に示すようにな
る。但し、Ｋはバックバイアス依存係数である。
【００２８】
【数３】
【００２９】また、セルのストレージノードに「１」デ
ータが記憶される場合のストレージノードの電圧をデバ
イスに供給される電源電圧ＶＣＣとすると、即ち、ＶＣ
１＝ＶＢ１＝ＶＣＣとすると、ＶＷＬ０は、数４に示す
ようになる。
ータが記憶される場合のストレージノードの電圧をデバ
イスに供給される電源電圧ＶＣＣとすると、即ち、ＶＣ
１＝ＶＢ１＝ＶＣＣとすると、ＶＷＬ０は、数４に示す
ようになる。
【００３０】
【数４】
【００３１】このＶＷＬ０は最低限必要なワード線の電
圧レベルであり、実際のワード線の電圧レベルＶＷＬか
らＶＷＬ０を引いた値ΔＶＷＬ＝ＶＷＬ−ＶＷＬ０がワ
ード線の動作電圧マージンとなる。
圧レベルであり、実際のワード線の電圧レベルＶＷＬか
らＶＷＬ０を引いた値ΔＶＷＬ＝ＶＷＬ−ＶＷＬ０がワ
ード線の動作電圧マージンとなる。
【００３２】ここに、ワード線の電圧レベルは、通常、
チップ内の昇圧電圧発生回路により発生させているが、
実際のワード線の電圧レベルＶＷＬをＲ＊ＶＣＣとする
と、ワード線の動作電圧マージンΔＶＷＬは、数５に示
すようになる。但し、Ｒは、１〜２の間の値である。
チップ内の昇圧電圧発生回路により発生させているが、
実際のワード線の電圧レベルＶＷＬをＲ＊ＶＣＣとする
と、ワード線の動作電圧マージンΔＶＷＬは、数５に示
すようになる。但し、Ｒは、１〜２の間の値である。
【００３３】
【数５】
【００３４】
【発明が解決しようとする課題】近年、低消費電力化の
ために、ダイナミックメモリにおいても、電源電圧ＶＣ
Ｃを下げる動きが活発であるが、電源電圧ＶＣＣを低く
すると、数５から明らかなように、ワード線の動作電圧
マージンΔＶＷＬが小さくなってしまうという問題点が
あった。
ために、ダイナミックメモリにおいても、電源電圧ＶＣ
Ｃを下げる動きが活発であるが、電源電圧ＶＣＣを低く
すると、数５から明らかなように、ワード線の動作電圧
マージンΔＶＷＬが小さくなってしまうという問題点が
あった。
【００３５】ここに、ソース電圧がＶＢ０のときのセル
トランジスタのしきい値Ｖth0を低くする場合には、ワ
ード線の動作電圧マージンΔＶＷＬを広げることができ
るが、データ保持時間を考えると、しきい値Ｖth０を余
り低くすることはできない。
トランジスタのしきい値Ｖth0を低くする場合には、ワ
ード線の動作電圧マージンΔＶＷＬを広げることができ
るが、データ保持時間を考えると、しきい値Ｖth０を余
り低くすることはできない。
【００３６】即ち、図７はｎＭＯＳトランジスタのゲー
ト・ソース間電圧Ｖgs対ドレイン電流Ｉds特性を示して
いるが、ゲート・ソース間電圧Ｖgsがしきい値Ｖth以下
になると、ドレイン電流Ｉdsは、ほぼ一定の傾きで指数
関数的に減少し、ゲート・ソース間電圧Ｖgs＝０Ｖのと
きのドレイン電流Ｉdsは、Ｉds＝Ｉ０×exp（−Ｖth／
Ｓ）となる。
ト・ソース間電圧Ｖgs対ドレイン電流Ｉds特性を示して
いるが、ゲート・ソース間電圧Ｖgsがしきい値Ｖth以下
になると、ドレイン電流Ｉdsは、ほぼ一定の傾きで指数
関数的に減少し、ゲート・ソース間電圧Ｖgs＝０Ｖのと
きのドレイン電流Ｉdsは、Ｉds＝Ｉ０×exp（−Ｖth／
Ｓ）となる。
【００３７】但し、Ｉ０はゲート・ソース間電圧Ｖgs＝
Ｖthのときのドレイン電流Ｉds、Ｓはドレイン電流Ｉds
を１桁変化させるのに必要なゲート・ソース間電圧Ｖgs
の変化量であり、単位は［ｍＶ／decade］である。
Ｖthのときのドレイン電流Ｉds、Ｓはドレイン電流Ｉds
を１桁変化させるのに必要なゲート・ソース間電圧Ｖgs
の変化量であり、単位は［ｍＶ／decade］である。
【００３８】ここに、単純に、しきい値電圧Ｖthを低下
させると、図７に示すように、ｎＭＯＳのゲート・ソー
ス間電圧Ｖgs対ドレイン電流Ｉds特性は実線３５で示す
状態から破線３６に示すようになり、ゲート・ソース間
電圧Ｖgs＝０の場合のドレイン電流Ｉdsが増加してしま
うが、これは、セルのストレージノードからのリーク電
流となり、データ保持時間が規格値を満足できなくなっ
てしまう。
させると、図７に示すように、ｎＭＯＳのゲート・ソー
ス間電圧Ｖgs対ドレイン電流Ｉds特性は実線３５で示す
状態から破線３６に示すようになり、ゲート・ソース間
電圧Ｖgs＝０の場合のドレイン電流Ｉdsが増加してしま
うが、これは、セルのストレージノードからのリーク電
流となり、データ保持時間が規格値を満足できなくなっ
てしまう。
【００３９】このように、ソース電圧がＶＢ０のときの
セルトランジスタのしきい値Ｖth0を低くする場合に
は、ワード線の動作電圧マージンΔＶＷＬを広げること
ができるが、このようにすると、データ保持時間が規格
値を満足できなくなってしまうという不都合がある。
セルトランジスタのしきい値Ｖth0を低くする場合に
は、ワード線の動作電圧マージンΔＶＷＬを広げること
ができるが、このようにすると、データ保持時間が規格
値を満足できなくなってしまうという不都合がある。
【００４０】本発明は、かかる点に鑑み、ワード線の動
作電圧マージンを広げることができ、しかも、データ保
持時間として規格値を確保することができるようにし、
低電圧化に対応することができるようにしたダイナミッ
クメモリを提供することを目的とする。
作電圧マージンを広げることができ、しかも、データ保
持時間として規格値を確保することができるようにし、
低電圧化に対応することができるようにしたダイナミッ
クメモリを提供することを目的とする。
【００４１】
【課題を解決するための手段】本発明によるダイナミッ
クメモリは、電荷蓄積用のキャパシタと、電荷転送用の
ｎチャネル絶縁ゲート型電界効果トランジスタとを有す
るメモリセルを備えてなるダイナミックメモリにおい
て、電荷転送用のｎチャネル絶縁ゲート型電界効果トラ
ンジスタのゲート電極は、Ｐ型ポリシリコン層を構成
し、メモリセルの動作を制御する周辺回路のｎチャネル
絶縁ゲート型電界効果トランジスタのゲート電極は、Ｎ
型ポリシリコン層で構成するというものである。
クメモリは、電荷蓄積用のキャパシタと、電荷転送用の
ｎチャネル絶縁ゲート型電界効果トランジスタとを有す
るメモリセルを備えてなるダイナミックメモリにおい
て、電荷転送用のｎチャネル絶縁ゲート型電界効果トラ
ンジスタのゲート電極は、Ｐ型ポリシリコン層を構成
し、メモリセルの動作を制御する周辺回路のｎチャネル
絶縁ゲート型電界効果トランジスタのゲート電極は、Ｎ
型ポリシリコン層で構成するというものである。
【００４２】このように、電荷転送用のｎチャネル絶縁
ゲート型電界効果トランジスタのゲート電極をＰ型ポリ
シリコン層で構成する場合には、電荷転送用のｎチャネ
ル絶縁ゲート型電界効果トランジスタのゲート電極下方
の基板表面のＰ型不純物濃度を下げて、バックバイアス
依存係数を小さくしても、「０」データを記憶する場合
のしきい値電圧として、従来のしきい値電圧を確保する
ことができる。
ゲート型電界効果トランジスタのゲート電極をＰ型ポリ
シリコン層で構成する場合には、電荷転送用のｎチャネ
ル絶縁ゲート型電界効果トランジスタのゲート電極下方
の基板表面のＰ型不純物濃度を下げて、バックバイアス
依存係数を小さくしても、「０」データを記憶する場合
のしきい値電圧として、従来のしきい値電圧を確保する
ことができる。
【００４３】
【発明の実施の形態】図１は本発明の実施の形態の一例
の要部を示す概略的断面図であり、３８はＰ型基板、３
９は素子分離領域をなすフィールド酸化膜、４０はセル
トランジスタをなすｎＭＯＳトランジスタ、４１は周辺
回路のｎＭＯＳトランジスタである。
の要部を示す概略的断面図であり、３８はＰ型基板、３
９は素子分離領域をなすフィールド酸化膜、４０はセル
トランジスタをなすｎＭＯＳトランジスタ、４１は周辺
回路のｎＭＯＳトランジスタである。
【００４４】また、セルトランジスタをなすｎＭＯＳト
ランジスタ４０において、４２はＮ型拡散層からなるソ
ース、４３はＮ型拡散層からなるドレイン、４４はシリ
コン酸化膜からなるゲート絶縁膜、４５はＰ型不純物を
注入してなるＰ型ポリシリコン層からなるゲート電極で
ある。
ランジスタ４０において、４２はＮ型拡散層からなるソ
ース、４３はＮ型拡散層からなるドレイン、４４はシリ
コン酸化膜からなるゲート絶縁膜、４５はＰ型不純物を
注入してなるＰ型ポリシリコン層からなるゲート電極で
ある。
【００４５】また、周辺回路のｎＭＯＳトランジスタ４
１において、４６はＮ型拡散層からなるソース、４７は
Ｎ型拡散層からなるドレイン、４８はシリコン酸化膜か
らなるゲート絶縁膜、４９はＮ型不純物を注入してなる
Ｎ型ポリシリコン層からなるゲート電極である。
１において、４６はＮ型拡散層からなるソース、４７は
Ｎ型拡散層からなるドレイン、４８はシリコン酸化膜か
らなるゲート絶縁膜、４９はＮ型不純物を注入してなる
Ｎ型ポリシリコン層からなるゲート電極である。
【００４６】即ち、本発明の実施の形態の一例は、セル
トランジスタをなすｎＭＯＳトランジスタのゲート電極
をＰ型ポリシリコン層で構成すると共に、周辺回路のｎ
ＭＯＳトランジスタのゲート電極をＮ型ポリシリコン層
で構成し、その他については、図４に示す従来のダイナ
ミックメモリと同様に構成するというものである。
トランジスタをなすｎＭＯＳトランジスタのゲート電極
をＰ型ポリシリコン層で構成すると共に、周辺回路のｎ
ＭＯＳトランジスタのゲート電極をＮ型ポリシリコン層
で構成し、その他については、図４に示す従来のダイナ
ミックメモリと同様に構成するというものである。
【００４７】ここに、セルトランジスタをなすｎＭＯＳ
トランジスタ４０及び周辺回路のｎＭＯＳトランジスタ
４１は、図２に示すようにして作成することができる。
なお、図２中、５１はメモリセル領域、５２は周辺回路
領域を示している。
トランジスタ４０及び周辺回路のｎＭＯＳトランジスタ
４１は、図２に示すようにして作成することができる。
なお、図２中、５１はメモリセル領域、５２は周辺回路
領域を示している。
【００４８】即ち、まず、図２Ａに示すように、基板３
８上、トランジスタを形成する領域（活性領域）にシリ
コン窒化膜５３、５４を形成する。
８上、トランジスタを形成する領域（活性領域）にシリ
コン窒化膜５３、５４を形成する。
【００４９】次に、素子分離のために、非活性領域を選
択酸化して、図２Ｂに示すように、フィールド酸化膜３
９を形成し、続いて、しきい値電圧Ｖthをコントロール
するために、ボロンＢのイオン打ち込みを行う。
択酸化して、図２Ｂに示すように、フィールド酸化膜３
９を形成し、続いて、しきい値電圧Ｖthをコントロール
するために、ボロンＢのイオン打ち込みを行う。
【００５０】この場合、メモリセル領域５１に対するボ
ロンＢのイオン打ち込みと、周辺回路領域５２のボロン
Ｂのイオン打ち込みとを別個に行い、メモリセル領域５
１のボロンＢの濃度と、周辺回路領域５２のボロンＢの
濃度とを異ならせるようにしても良い。
ロンＢのイオン打ち込みと、周辺回路領域５２のボロン
Ｂのイオン打ち込みとを別個に行い、メモリセル領域５
１のボロンＢの濃度と、周辺回路領域５２のボロンＢの
濃度とを異ならせるようにしても良い。
【００５１】次に、図２Ｃに示すように、ゲート絶縁膜
となるシリコン酸化膜５５を形成し、更に、シリコン酸
化膜５５上に、ゲート電極となるポリシリコン膜５６を
形成する。
となるシリコン酸化膜５５を形成し、更に、シリコン酸
化膜５５上に、ゲート電極となるポリシリコン膜５６を
形成する。
【００５２】次に、同じく図２Ｃに示すように、周辺回
路領域５２のポリシリコン層上にレジスト５７を形成
し、メモリセル領域５１のポリシリコン層にボロンＢの
イオン打ち込みを行う。
路領域５２のポリシリコン層上にレジスト５７を形成
し、メモリセル領域５１のポリシリコン層にボロンＢの
イオン打ち込みを行う。
【００５３】次に、図２Ｄに示すように、メモリセル領
域５１のポリシリコン層上にレジスト５８を形成し、周
辺回路領域５２のポリシリコン層にリンＰ又はヒ素Ａs
のイオン打ち込みを行う。
域５１のポリシリコン層上にレジスト５８を形成し、周
辺回路領域５２のポリシリコン層にリンＰ又はヒ素Ａs
のイオン打ち込みを行う。
【００５４】なお、メモリセル領域５１のポリシリコン
層に対するボロンＢのイオン打ち込みと、周辺回路領域
５２のポリシリコン層に対するリンＰ又はヒ素Ａsのイ
オン打ち込みとは、順序を逆にしても良い。
層に対するボロンＢのイオン打ち込みと、周辺回路領域
５２のポリシリコン層に対するリンＰ又はヒ素Ａsのイ
オン打ち込みとは、順序を逆にしても良い。
【００５５】次に、図２Ｅに示すように、セルトランジ
スタをなすｎＭＯＳトランジスタ４０のゲート電極４５
及び周辺回路のｎＭＯＳトランジスタ４１のゲート電極
４９をパターニングする。
スタをなすｎＭＯＳトランジスタ４０のゲート電極４５
及び周辺回路のｎＭＯＳトランジスタ４１のゲート電極
４９をパターニングする。
【００５６】次に、リンＰ又はヒ素Ａsのイオン打ち込
みを行い、図１に示すように、ソース４２、４６及びド
レイン４３、４７を形成することにより、セルトランジ
スタをなすｎＭＯＳトランジスタ４０及び周辺回路のｎ
ＭＯＳトランジスタ４１を作成することができる。
みを行い、図１に示すように、ソース４２、４６及びド
レイン４３、４７を形成することにより、セルトランジ
スタをなすｎＭＯＳトランジスタ４０及び周辺回路のｎ
ＭＯＳトランジスタ４１を作成することができる。
【００５７】ここに、図３は、セルトランジスタをなす
ｎＭＯＳトランジスタのしきい値電圧Ｖth対ソース・基
板間電圧Ｖsb特性を示しており、セルトランジスタをな
すｎＭＯＳトランジスタのしきい値電圧Ｖthは、Ｖth＝
Ｖfb＋Ａで表現することができる。
ｎＭＯＳトランジスタのしきい値電圧Ｖth対ソース・基
板間電圧Ｖsb特性を示しており、セルトランジスタをな
すｎＭＯＳトランジスタのしきい値電圧Ｖthは、Ｖth＝
Ｖfb＋Ａで表現することができる。
【００５８】但し、Ｖfbは、ゲート電極材料と、ゲート
電極下の基板材料との仕事関数差で決まる電圧、いわゆ
る、フラット・バンド電圧であり、Ａはゲート電極下の
基板表面のＰ型不純物濃度で決まる定数である。
電極下の基板材料との仕事関数差で決まる電圧、いわゆ
る、フラット・バンド電圧であり、Ａはゲート電極下の
基板表面のＰ型不純物濃度で決まる定数である。
【００５９】ここに、フラット・バンド電圧Ｖfbは、ゲ
ート電極をＮ型ポリシリコン層で形成するよりもＰ型ポ
リシリコン層で形成する方が高くなる。
ート電極をＮ型ポリシリコン層で形成するよりもＰ型ポ
リシリコン層で形成する方が高くなる。
【００６０】また、定数Ａは、ゲート電極下の基板表面
のＰ型不純物濃度が高いほど大きくなり、バックバイア
ス依存係数Ｋも基板表面のＰ型不純物濃度が高いほど大
きくなるという相関関係をもっている。
のＰ型不純物濃度が高いほど大きくなり、バックバイア
ス依存係数Ｋも基板表面のＰ型不純物濃度が高いほど大
きくなるという相関関係をもっている。
【００６１】なお、ゲート電極に対して、ゲート電極下
の基板表面と同じ型のＰ型不純物のイオン打ち込み量を
多くすると、しきい値電圧Ｖthに関し、ゲート電極下の
基板表面のＰ型不純物濃度を高くするのと同じ効果があ
る。
の基板表面と同じ型のＰ型不純物のイオン打ち込み量を
多くすると、しきい値電圧Ｖthに関し、ゲート電極下の
基板表面のＰ型不純物濃度を高くするのと同じ効果があ
る。
【００６２】そこで、セルトランジスタをなすｎＭＯＳ
トランジスタのゲート電極をＰ型ポリシリコン層で形成
する場合には、フラット・バンド電圧Ｖfbが大きくな
り、しきい値電圧Ｖth対ソース・基板間電圧Ｖsb特性
は、図３に矢印Ｐ１で示すように、実線６０で示す状態
から二点鎖線６１で示す状態、即ち、しきい値Ｖthが高
くなる方向へシフトする。
トランジスタのゲート電極をＰ型ポリシリコン層で形成
する場合には、フラット・バンド電圧Ｖfbが大きくな
り、しきい値電圧Ｖth対ソース・基板間電圧Ｖsb特性
は、図３に矢印Ｐ１で示すように、実線６０で示す状態
から二点鎖線６１で示す状態、即ち、しきい値Ｖthが高
くなる方向へシフトする。
【００６３】しかし、一方で、活性領域へのボロンＢの
イオン打ち込み量を減らす場合には、バックバイアス依
存係数Ｋを小さくすることができるが、この場合、しき
い値電圧Ｖth対ソース・基板間電圧Ｖsb特性を、図３に
矢印Ｐ２で示すように、二点鎖線６１で示す状態から破
線６２で示す状態、即ち、データ保持時間として規格値
を確保することができるしきい値電圧を取る状態にする
ことができる。
イオン打ち込み量を減らす場合には、バックバイアス依
存係数Ｋを小さくすることができるが、この場合、しき
い値電圧Ｖth対ソース・基板間電圧Ｖsb特性を、図３に
矢印Ｐ２で示すように、二点鎖線６１で示す状態から破
線６２で示す状態、即ち、データ保持時間として規格値
を確保することができるしきい値電圧を取る状態にする
ことができる。
【００６４】即ち、セルトランジスタをなすｎＭＯＳト
ランジスタを形成する領域へのボロンＢのイオン打ち込
み量を減らし、かつ、セルトランジスタをなすｎＭＯＳ
トランジスタのゲート電極をＰ型ポリシリコン層で形成
する場合には、データ保持時間として規格値を確保する
ことができるしきい値電圧を維持し、バックバイアス依
存係数Ｋを小さくすることができる。
ランジスタを形成する領域へのボロンＢのイオン打ち込
み量を減らし、かつ、セルトランジスタをなすｎＭＯＳ
トランジスタのゲート電極をＰ型ポリシリコン層で形成
する場合には、データ保持時間として規格値を確保する
ことができるしきい値電圧を維持し、バックバイアス依
存係数Ｋを小さくすることができる。
【００６５】ここに、本発明の実施の形態の一例におい
ては、セルトランジスタをなすｎＭＯＳトランジスタ４
０のゲート電極４５をＰ型ポリシリコン層で構成すると
しているので、セルトランジスタをなすｎＭＯＳトラン
ジスタ４０を形成する領域へのボロンＢのイオン打ち込
み量を減らし、バックバイアス依存係数Ｋを小さくして
も、しきい値電圧Ｖth0として従来のしきい値電圧Ｖth0
を確保することができる。
ては、セルトランジスタをなすｎＭＯＳトランジスタ４
０のゲート電極４５をＰ型ポリシリコン層で構成すると
しているので、セルトランジスタをなすｎＭＯＳトラン
ジスタ４０を形成する領域へのボロンＢのイオン打ち込
み量を減らし、バックバイアス依存係数Ｋを小さくして
も、しきい値電圧Ｖth0として従来のしきい値電圧Ｖth0
を確保することができる。
【００６６】換言すれば、セルトランジスタをなすｎＭ
ＯＳトランジスタ４０のゲート電極４５をＰ型ポリシリ
コン層で構成するとしているので、セルトランジスタを
なすｎＭＯＳトランジスタ４０を形成する領域に対する
ボロンＢのイオン打ち込み量を、しきい値電圧Ｖth0と
して従来のしきい値電圧Ｖth0を確保することができる
量に減らし、バックバイアス依存係数Ｋを小さくするこ
とができる。
ＯＳトランジスタ４０のゲート電極４５をＰ型ポリシリ
コン層で構成するとしているので、セルトランジスタを
なすｎＭＯＳトランジスタ４０を形成する領域に対する
ボロンＢのイオン打ち込み量を、しきい値電圧Ｖth0と
して従来のしきい値電圧Ｖth0を確保することができる
量に減らし、バックバイアス依存係数Ｋを小さくするこ
とができる。
【００６７】したがって、本発明の実施の形態の一例に
よれば、ワード線の動作電圧マージンを広げることがで
き、しかも、データ保持時間として規格値を確保するこ
とができるので、低電圧化に対応することができる。
よれば、ワード線の動作電圧マージンを広げることがで
き、しかも、データ保持時間として規格値を確保するこ
とができるので、低電圧化に対応することができる。
【００６８】また、本発明の実施の形態の一例において
は、周辺回路のｎＭＯＳトランジスタ４１のゲート電極
４９は、Ｎ型不純物であるリンＰ又はヒ素Ａsをイオン
注入してなるポリシリコン層で構成するとしているの
で、周辺回路のｎＭＯＳトランジスタ４１の動作速度を
下げることもない。
は、周辺回路のｎＭＯＳトランジスタ４１のゲート電極
４９は、Ｎ型不純物であるリンＰ又はヒ素Ａsをイオン
注入してなるポリシリコン層で構成するとしているの
で、周辺回路のｎＭＯＳトランジスタ４１の動作速度を
下げることもない。
【００６９】なお、本発明の実施の形態の一例において
は、セルトランジスタをなすｎＭＯＳトランジスタ４０
のゲート電極４５及び周辺回路のｎＭＯＳトランジスタ
４１のゲート電極４９をＰ型ポリシリコン層で構成した
場合について説明したが、これらゲート電極を、Ｐ型ポ
リシリコン層の上部に、タングステンＷとシリコンＳi
からなるシリサイド化合物、あるいは、チタンＴiとシ
リコンＳiからなるシリサイド化合物が堆積してなるポ
リサイド構造とすることもできる。
は、セルトランジスタをなすｎＭＯＳトランジスタ４０
のゲート電極４５及び周辺回路のｎＭＯＳトランジスタ
４１のゲート電極４９をＰ型ポリシリコン層で構成した
場合について説明したが、これらゲート電極を、Ｐ型ポ
リシリコン層の上部に、タングステンＷとシリコンＳi
からなるシリサイド化合物、あるいは、チタンＴiとシ
リコンＳiからなるシリサイド化合物が堆積してなるポ
リサイド構造とすることもできる。
【００７０】
【発明の効果】以上のように、本発明によれば、電荷転
送用のｎチャネル絶縁ゲート型電界効果トランジスタの
ゲート電極をＰ型ポリシリコン層で構成するとしたこと
により、電荷転送用のｎチャネル絶縁ゲート型電界効果
トランジスタのゲート電極下方の基板表面のＰ型不純物
濃度を下げて、バックバイアス依存係数を小さくして
も、「０」データを記憶する場合のしきい値電圧として
従来のしきい値電圧を確保することができるので、ワー
ド線の動作電圧マージンを広げることができ、しかも、
データ保持時間として規格値を確保することができ、低
電圧化に対応することができる。
送用のｎチャネル絶縁ゲート型電界効果トランジスタの
ゲート電極をＰ型ポリシリコン層で構成するとしたこと
により、電荷転送用のｎチャネル絶縁ゲート型電界効果
トランジスタのゲート電極下方の基板表面のＰ型不純物
濃度を下げて、バックバイアス依存係数を小さくして
も、「０」データを記憶する場合のしきい値電圧として
従来のしきい値電圧を確保することができるので、ワー
ド線の動作電圧マージンを広げることができ、しかも、
データ保持時間として規格値を確保することができ、低
電圧化に対応することができる。
【図１】本発明の実施の形態の一例の要部を示す概略的
断面図である。
断面図である。
【図２】セルトランジスタをなすｎＭＯＳトランジスタ
及び周辺回路のｎＭＯＳトランジスタの作成過程を示す
概略的断面図である。
及び周辺回路のｎＭＯＳトランジスタの作成過程を示す
概略的断面図である。
【図３】セルトランジスタをなすｎＭＯＳトランジスタ
のしきい値電圧（Ｖth）対ソース・基板間電圧（Ｖsb）
特性を示す図である。
のしきい値電圧（Ｖth）対ソース・基板間電圧（Ｖsb）
特性を示す図である。
【図４】ダイナミックメモリの一例の要部を示す回路図
である。
である。
【図５】図４に示すダイナミックメモリの読出し動作及
び再書込み動作を示す概略的電圧波形図である。
び再書込み動作を示す概略的電圧波形図である。
【図６】ｎＭＯＳトランジスタからなるセルトランジス
タの作成過程を示す概略的断面図である。
タの作成過程を示す概略的断面図である。
【図７】ｎＭＯＳトランジスタのゲート・ソース間電圧
（Ｖgs）対ドレイン電流(Ｉds）特性を示す図である。
（Ｖgs）対ドレイン電流(Ｉds）特性を示す図である。
３８ Ｐ型基板 ３９ フィールド酸化膜 ４０ セルトランジスタをなすｎＭＯＳトランジスタ ４１ 周辺回路のｎＭＯＳトランジスタ
Claims (3)
- 【請求項１】電荷蓄積用のキャパシタと、電荷転送用の
ｎチャネル絶縁ゲート型電界効果トランジスタとを有す
るメモリセルを備えてなるダイナミックメモリにおい
て、前記電荷転送用のｎチャネル絶縁ゲート型電界効果
トランジスタのゲート電極は、Ｐ型ポリシリコン層で構
成され、前記メモリセルの動作を制御する周辺回路のｎ
チャネル絶縁ゲート型電界効果トランジスタのゲート電
極は、Ｎ型ポリシリコン層で構成されていることを特徴
とするダイナミックメモリ。 - 【請求項２】電荷蓄積用のキャパシタと、電荷転送用の
ｎチャネル絶縁ゲート型電界効果トランジスタとを有す
るメモリセルを備えてなるダイナミックメモリにおい
て、前記電荷転送用のｎチャネル絶縁ゲート型電界効果
トランジスタのゲート電極は、Ｐ型ポリシリコン層の上
部にタングステンとシリコンとからなるシリサイド化合
物を堆積したポリサイド構造とされ、前記メモリセルの
動作を制御する周辺回路のｎチャネル絶縁ゲート型電界
効果トランジスタのゲート電極は、Ｎ型ポリシリコン層
の上部にタングステンとシリコンとからなるシリサイド
化合物を堆積したポリサイド構造とされていることを特
徴とするダイナミックメモリ。 - 【請求項３】電荷蓄積用のキャパシタと、電荷転送用の
ｎチャネル絶縁ゲート型電界効果トランジスタとを有す
るメモリセルを備えてなるダイナミックメモリにおい
て、前記電荷転送用のｎチャネル絶縁ゲート型電界効果
トランジスタのゲート電極は、Ｐ型ポリシリコン層の上
部にチタンとシリコンとからなるシリサイド化合物を堆
積したポリサイド構造とされ、前記メモリセルの動作を
制御する周辺回路のｎチャネル絶縁ゲート型電界効果ト
ランジスタのゲート電極は、Ｎ型ポリシリコン層の上部
にチタンとシリコンとからなるシリサイド化合物を堆積
したポリサイド構造とされていることを特徴とするダイ
ナミックメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7181178A JPH0936318A (ja) | 1995-07-18 | 1995-07-18 | ダイナミックメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7181178A JPH0936318A (ja) | 1995-07-18 | 1995-07-18 | ダイナミックメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0936318A true JPH0936318A (ja) | 1997-02-07 |
Family
ID=16096247
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7181178A Pending JPH0936318A (ja) | 1995-07-18 | 1995-07-18 | ダイナミックメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0936318A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6573575B1 (en) | 1999-10-06 | 2003-06-03 | Nec Electronics Corporation | DRAM MOS field effect transistors with thresholds determined by differential gate doping |
| US6734479B1 (en) | 1998-12-01 | 2004-05-11 | Hitachi, Ltd. | Semiconductor integrated circuit device and the method of producing the same |
| JP2005515638A (ja) * | 2002-01-15 | 2005-05-26 | インフィネオン テクノロジーズ アクチエンゲゼルシャフト | 不揮発性２トランジスタ半導体メモリーセル、および、その製造方法 |
| US6900492B2 (en) * | 2001-07-11 | 2005-05-31 | Hitachi, Ltd. | Integrated circuit device with P-type gate memory cell having pedestal contact plug and peripheral circuit |
| JP2009224468A (ja) * | 2008-03-14 | 2009-10-01 | Toshiba Corp | 不揮発性半導体記憶装置 |
-
1995
- 1995-07-18 JP JP7181178A patent/JPH0936318A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US7709884B2 (en) * | 2002-01-15 | 2010-05-04 | Infineon Technologies Ag | Non-volatile two transistor semiconductor memory cell and method for producing the same |
| US8159020B2 (en) | 2002-01-15 | 2012-04-17 | Infineon Technologies Ag | Non-volatile two transistor semiconductor memory cell and method for producing the same |
| JP2009224468A (ja) * | 2008-03-14 | 2009-10-01 | Toshiba Corp | 不揮発性半導体記憶装置 |
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| JPH01145850A (ja) | 半導体記憶装置 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040406 |