JP2007280570A - 半導体メモリデバイスおよびその動作方法 - Google Patents

Abstract

【課題】読み出し時にストレージノード電位を昇圧するタイプのメモリセルについて、その面積を小さくする。
【解決手段】各メモリセルＭＣが、ゲートが書き込みワード線ＷＷＬに接続され、一方のソース・ドレイン領域が書き込みビット線ＷＢＬに接続され、他方がストレージノードＳＮに接続されている書き込みトランジスタＷＴと、ゲートがストレージノードＳＮに接続され、一方のソース・ドレイン領域が読み出しワード線ＲＷＬに接続されている第１読み出しトランジスタ（アンプトランジスタＡＴ）と、ゲートが読み出しワード線ＲＷＬに接続され、一方のソース・ドレイン領域がアンプトランジスタＡＴの他方のソース・ドレイン領域に接続され、他方が読み出しビット線ＲＢＬに接続されている第２読み出しトランジスタ（セレクトトランジスタＳＴ）とを有する。
【選択図】図６

Description

本発明は、各メモリセルが書き込みトランジスタおよび２つの読み出しトランジスタを備える半導体メモリデバイスと、その動作方法に関する。

ＤＲＡＭセルの一種である、３トランジスタ型のメモリ（ゲインセル）が知られている。ゲインセルとは、ストレージノードに記憶されているデータ（ハイレベルとローレベルの電圧差）を読み出す際に、ストレージノードがゲートに接続されている読み出しトランジスタを、ストレージノードの電圧差に応じてオンまたはオフさせ、ストレージノード電圧を、より大きな振幅の読み出しビット線電圧に変換することにより、読み出し時に記憶データのセル内増幅が可能なメモリセルである。

ゲインセルの分野において、読み出し時にストレージノードの電圧差を拡大するための昇圧時に可変容量(variable capacitor)として機能するトランジスタ（以下、可変容量トランジスタ）を有するメモリセルが知られている（特許文献１参照）。

図１に、ストレージノード電圧を昇圧することが可能なメモリセルの等価回路を示す。
図１に示すメモリセル１００は、１つの書き込みトランジスタＷＴと、２つの読み出しトランジスタ、すなわち「第１読み出しトランジスタ」としてのアンプトランジスタＡＴおよび「第２読み出しトランジスタ」としてのセレクトトランジスタＳＴと、ＭＯＳトランジスタ型キャパシタＣとを有する。
書き込みトランジスタＷＴのソースとドレインの一方（一方のソース・ドレイン領域）が書き込みビット線ＷＢＬに接続され、他方（他方のソース・ドレイン領域）がストレージノードＳＮに接続され、ゲートが書き込みワード線ＷＷＬに接続されている。セレクトトランジスタＳＴのソースとドレインの一方が読み出しビット線ＲＢＬに接続され、他方がアンプトランジスタＡＴに接続され、ゲートが読み出しワード線ＲＷＬに接続されている。アンプトランジスタＡＴのソースとドレインの一方が接地電圧（コモンソース線ＣＳＬ）に接続され、他方がセレクトトランジスタＳＴに接続され、ゲートがストレージノードＳＮに接続されている。
ＭＯＳトランジスタ型キャパシタＣは、Ｎ型チャネルのＭＯＳトランジスタから構成されている。
このＭＯＳトランジスタのゲートがストレージノードＳＮに接続され、２つのソース・ドレイン領域の一方が、読み出し時（データ出力時）にハイレベル電圧が印加される読み出しワード線ＲＷＬに接続されている。
ＭＯＳトランジスタ型キャパシタＣを構成するＭＯＳトランジスタの他方のソース・ドレイン領域は、ここではオープンとなっている。

図２（Ａ）〜図２（Ｅ）に、“１”データ書き込み、“１”データ読み出し、“０”データ書き込み、“０”データ読み出しを順に行う場合のタイミングチャートを示す。

《“１”データ書き込み》
書き込み対象のメモリセルに“１”データを格納する場合は、図２（Ａ）に示すように、該当するメモリセルが接続された書き込みビット線ＷＢＬに電源電圧Ｖdd（＝１.８[Ｖ]）のパルスを印加する。
図２（Ｂ）に示すように、書き込みビット線ＷＢＬのパルス印加に若干遅れたタイミングで、選択された書き込みワード線ＷＷＬに電源電圧Ｖddのパルスを印加する。ここで、図１に示すメモリセル１００は、その書き込みトランジスタＷＴにＮＭＯＳトランジスタを用いていることから、それがオンしたときにゲート電圧から閾値電圧だけ下がった電圧がソースに伝達される。したがって、この書き込みトランジスタＷＴの閾値電圧Ｖth(WT)を０.４[Ｖ]とし、その基板バイアス効果による上昇分を０.１[Ｖ]とすると、図２（Ｃ）に示すように、ストレージノードＳＮの電位が、０[Ｖ]から１.３（＝１.８−０.４−０.１）[Ｖ]まで上昇し、これによって“１”データ書き込みがなされる。
“１”データ書き込み後は、図２（Ｂ）および図２（Ａ）に示すように、書き込みワード線ＷＷＬと書き込みビット線ＷＢＬに印加したパルスを立ち下げ、これによって“１”データ書き込みが終了する。
なお、この書き込み期間中、非選択の書き込みワード線および読み出しワード線ＲＷＬ、ならびに、コモンソース線ＣＳＬは０[Ｖ]で維持する。

《“１”データ読み出し》
以上のようにして書き込まれた“１”データを読み出すには、図２（Ｅ）に示すように、読み出し対象のメモリセルが接続されて選択された読み出しビット線ＲＢＬを電源電圧Ｖddに予めプリチャージし、ハイインピーダンス（電気的フローティング状態）で保持しておく。
そして、図２（Ｄ）に示すように、読み出し対象のメモリセルが接続されて選択された読み出しワード線ＲＷＬに電源電圧Ｖddのパルスを印加する。
このとき書き込みワード線ＷＷＬ、非選択の読み出しワード線ＲＷＬ、ならびに、コモンソース線ＣＳＬは０[Ｖ]で維持しておく。

選択した読み出しワード線ＲＷＬに電源電圧Ｖddを印加すると、ＭＯＳトランジスタ型キャパシタＣをカップリング容量としてストレージノードＳＮの昇圧が行われる。理由については後述するが、ストレージノードＳＮの電位（書き込みデータの違い）に応じて、ストレージノードＳＮの昇圧に違いが生じる。“１”データ書き込みでは、相対的に昇圧後のストレージノードＳＮの電位が大きくなる。このため、アンプトランジスタＡＴとセレクトトランジスタＳＴが共にオンし、図２（Ｅ）に示すように、読み出しビット線ＲＢＬの電位が低下する。この電位が不図示のセンスアンプのセンスポイントまで低下すると、センスアンプから電源電圧Ｖdd振幅の信号が出力され、これにより記憶データが“１”と判別される。
その後、図２（Ｄ）に示すように、読み出しワード線ＲＷＬのパルスを立ち下げると、これにより当該“１”データ読み出しが終了する。

《“０”データ書き込み》
続いて書き込み対象メモリセルに“０”データを格納する場合、前述した“１”データ書き込みと異なる制御としては、図２（Ａ）に示すように、当該メモリセルに接続された書き込みビット線ＷＢＬを０[Ｖ]で維持する。
図２（Ｂ）に示すように、選択された書き込みワード線ＷＷＬに電源電圧Ｖddのパルスを印加する。すると書き込みトランジスタＷＴがオンし、書き込みビット線ＷＢＬのローレベルの電位（０[Ｖ]）をストレージノードＳＮに伝達し、これによって“０”データ書き込みがなされる。よって、図２（Ｃ）に示すように、ストレージノードＳＮの電位が０[Ｖ]に低下する。
“０”データ書き込み後は、図２（Ｂ）に示すように、書き込みワード線ＷＷＬに印加したパルスを立ち下げ、これによって“０”データ書き込みが終了する。

《“０”データ読み出し》
以上のようにして書き込まれた“０”データを読み出すには、“１”データ読み出し時と同様、読み出しビット線ＲＢＬを、電源電圧Ｖddのプリチャージ電圧を保持するフローティング状態とし（図２（Ｅ））、その状態で、図２（Ｄ）に示すように読み出しワード線ＲＷＬに電源電圧Ｖddのパルスを印加する。
すると、ＭＯＳトランジスタ型キャパシタＣをカップリング容量としてストレージノードＳＮの昇圧が行われる。ただし、後述する理由によって、この“０”データ読み出し時には余り昇圧は行われない。よって、昇圧後のストレージノード電圧は、アンプトランジスタＡＴの閾値電圧より低く、アンプトランジスタＡＴはオフのままである。このため読み出しビット線ＲＢＬの電位は電源電圧Ｖddを維持し続け、センスアンプによって記憶データが“０”と判別される。
その後、図２（Ｄ）に示すように、読み出しワード線ＲＷＬのパルスを立ち下げると、これにより当該“０”データ読み出しが終了する。

《データ保持》
メモリセルのデータ保持時に、メモリセルアレイ内の制御線（ビット線およびワード線）全てを０[Ｖ]にする。このとき、書き込みトランジスタＷＴがオフし、全てのメモリセルのストレージノードＳＮが電気的にフローティングになることから、格納されたデータが保持される。
とくに、ストレージノードＳＮに“０”（たとえば、ローレベル）データが格納されている場合、メモリアレイ内の制御線（ビット線およびワード線）が全て０[Ｖ]（ローレベル）になっていることから、この“０”データは安定的に保持される。
これに対し、ストレージノードＳＮに“１”（たとえば、ハイレベル）データが格納されている場合、メモリアレイ内の制御線（ビット線およびワード線）が全て０[Ｖ]（ローレベル）になっていると、ストレージノードＳＮに溜められた電荷がリークにより各制御線に抜ける。また、基板に抜けるリーク成分、アンプトランジスタＡＴのゲートから基板に抜けるリーク成分も大きく、そのため“１”データは、ストレージノードＳＮのハイレベル電圧が読み出し不能なレベルに減衰するまでの期間だけ保持される。

《読み出し時のストレージノード昇圧動作》
図３（Ａ）および図３（Ｂ）に、ＭＯＳトランジスタ型キャパシタＣの断面図を示す。
Ｐウェル７０の表面部に素子分離絶縁層５０が形成され、これによりアクティブ領域２０が規定される。アクティブ領域２０の上方には、不図示のゲート絶縁膜を介してアンプトランジスタＡＴのゲート配線３０が形成されている。ゲート配線３０を自己整合マスクとするＮ型不純物のイオン注入により、アクティブ領域２０の表面部に、可変容量となるＭＯＳトランジスタのソース・ドレイン領域６０が形成されている。ソース・ドレイン領域６０は読み出しワード線ＲＷＬに接続されている。

ソース・ドレイン領域６０は、そのＮ型不純物がゲート配線３０のエッジ部下方のアクティブ領域２０部分に熱拡散し、この部分とゲート配線３０とがゲート絶縁膜を介して容量結合する。この容量成分を「オーバーラップ容量Ｃov.」という。また、ゲート配線３０は周囲の導電層、とくにソース・ドレイン領域６０の本体と容量結合する。この容量成分を「フリンジング容量Ｃfr.」という。
この２つの容量成分、すなわちオーバーラップ容量Ｃov.とフリンジング容量Ｃfr.は、ストレージノードＳＮ（ゲート配線３０）に保持された電圧の大小に無関係に常に生じる。

一方、当該ＭＯＳトランジスタは、そのソース（ソース・ドレイン領域６０）を基準として、ゲート電圧が閾値電圧を越えると、図３（Ｂ）に示すようにチャネルＣＨが形成され、チャネルＣＨとゲート電極、すなわちゲート配線３０とが強く容量結合する。この容量成分を「チャネル容量Ｃch.」という。
以上より、当該ＭＯＳトランジスタは、それ自身が持つ容量値がゲート電圧、すなわちストレージノードＳＮの電圧に応じて変化する可変容量として機能する。具体的には、ストレージノードＳＮの電圧がローレベル“Ｌ（＝０[Ｖ]）”である“０”データ記憶のときは、ＭＯＳトランジスタの容量値は、オーバーラップ容量Ｃov.とフリンジング容量Ｃfr.との和（Ｃov.＋Ｃfr.）となり、ストレージノードＳＮの電圧がハイレベル“Ｈ（たとえば電源電圧Ｖdd）”のときは、（Ｃov.＋Ｃfr.）にチャネル容量Ｃch.が付加される。

ここで、読み出しワード線ＲＷＬに接続されているソース・ドレイン領域６０を「ソース」と仮定する。このソース・ドレイン領域６０は、チャネル電流が流れないので本来なら、ソース（あるいはドレイン）の区別は不適切であるが、以下、便宜上ソース・ドレイン領域６０を「ソース」として、ＭＯＳトランジスタ型キャパシタＣに印加される電圧の名称として、ソース電位を基準としたゲート電圧として一般的な「ゲート-ソース間電圧Ｖgs」を用いる。また、ＭＯＳトランジスタ型キャパシタＣの容量の名称として、ソースとゲート間の容量として一般的な「ゲート・ソース間容量Ｃgs」を用いる。

ＭＯＳトランジスタ型キャパシタＣは、ゲート-ソース間電圧Ｖgsによって上述したチャネル容量Ｃch.が付加されるか否かが決まり、その結果、ゲート・ソース間容量Ｃgsの値が変化する。したがって、ストレージノードＳＮにハイレベルの“１”データが保持されているか、ローレベルの“０”データが保持されているかで、ゲート・ソース間容量Ｃgsの値も異なる。

図４に、ゲート-ソース間電圧Ｖgsとゲート・ソース間容量Ｃgsとの関係を示す。
ゲート-ソース間電圧ＶgsがＭＯＳトランジスタ型キャパシタＣの閾値電圧Ｖthより小さい場合、チャネルが形成されないことから、その容量値がフリンジング容量Ｃfr.とオーバーラップ容量Ｃov.の和のみとなり、ゲート・ソース間容量Ｃgsの値は比較的小さい。ゲート-ソース間電圧ＶgsがＭＯＳトランジスタ型キャパシタＣの閾値電圧Ｖthより大きい場合、チャネルが形成されることから、チャネル容量Ｃch.がさらに付加され、ゲート・ソース間容量Ｃgsの値は比較的大きくなる。
“１”データ書き込みの場合、ＭＯＳトランジスタ型キャパシタＣに接続されているストレージノードＳＮ（ＮＭＯＳトランジスタのゲート）に、その閾値電圧Ｖthより高いハイレベル電圧が書き込まれている。したがって、図４に符号“１”で示すようにゲート・ソース間容量Ｃgsの値は大きい。
一方、“０”データ書き込みの場合、ＭＯＳトランジスタ型キャパシタＣに接続されているストレージノードＳＮ（ＮＭＯＳトランジスタのゲート）に、その閾値電圧Ｖthより低いローレベル電圧が書き込まれている。したがって、図４に符号“０”で示すようにゲート・ソース間容量Ｃgsの値は小さい。

図２（Ｃ）において、“１”データ読み出し時のストレージノードＳＮの昇圧幅ΔＶSN1が、“０”データ読み出し時のストレージノードＳＮの昇圧幅ΔＶSN0より大きいのは、以上の理由による。
この“１”データ読み出し時の昇圧後のストレージノード電圧（＝１.３[Ｖ]＋ΔＶSN1）がアンプトランジスタＡＴのゲートに印加されると、アンプトランジスタＡＴがオンし、“０”データ読み出し時の昇圧後のストレージノード電圧（＝０[Ｖ]＋ΔＶSN0）がゲートに印加されてもアンプトランジスタＡＴはオンしないように、アンプトランジスタＡＴの閾値電圧Ｖth(AT)が決められている。そのため、上述した“１”データ読み出しと、“０”データ読み出しを行うことができる。
このようにＭＯＳトランジスタ型キャパシタＣを設けることにより、“１”データ読み出し時にハイレベル（データ“１”）のストレージノード電圧が高く昇圧され、これによってセル電流増大をもたらす。このため、より短時間で確実に読み出しビット線ＲＢＬの放電が可能であるという利益が得られる。
また、ストレージノード電圧を高くまで昇圧することによって、ハイレベルのストレージノード電圧がリークによる低下する時間が長くても、“１”データ読み出しを行うことができる時間が長くなる。これにより、リフレッシュ間隔を長くできるという利益が得られる。

米国特許出願公開第２００５／０１４６９２８号明細書

ＭＯＳトランジスタ型キャパシタＣを有する図１のメモリセル１００は、書き込みトランジスタ、読み出しトランジスタ、セレクトトランジスタのほか、ＭＯＳトランジスタ型キャパシタＣを形成する必要がある。そのため、このメモリセル１００は、実質的に４つのトランジスタを配置するレイアウトスペースが必要であり、また、セル内にコモンソース線ＣＳＬの配置スペースも必要である。その結果、図１のメモリセル１００は、メモリセルサイズが大きいという欠点を有する。

本発明が解決しようとする課題は、データ読み出し時にストレージノードを昇圧するタイプのメモリセルを有する半導体メモリデバイスにおいて、セル面積を小さくすることである。また本発明の他の課題は、そのようなメモリセルの動作方法を提供することである。

本発明に係る半導体メモリデバイスは、メモリセルアレイを構成する各メモリセルが、ゲートが書き込みワード線に接続され、一方のソース・ドレイン領域が書き込みビット線に接続され、他方のソース・ドレイン領域がストレージノードに接続されている書き込みトランジスタと、ゲートが前記ストレージノードに接続され、一方のソース・ドレイン領域が読み出しワード線に接続されている第１読み出しトランジスタと、ゲートが前記読み出しワード線に接続され、一方のソース・ドレイン領域が前記第１読み出しトランジスタの他方のソース・ドレイン領域に接続され、他方のソース・ドレイン領域が読み出しビット線に接続されている第２読み出しトランジスタとを有する。

本発明に係る半導体メモリデバイスの動作方法は、メモリセルアレイを構成する各メモリセルが、書き込みトランジスタ、第１読み出しトランジスタ、第２読み出しトランジスタ、および、ストレージノードを有し、前記第１読み出しトランジスタのゲートが前記ストレージノードに接続され、当該第１読み出しトランジスタの一方のソース・ドレイン領域と前記第２読み出しトランジスタのゲートが読み出しワード線に接続され、前記第１読み出しトランジスタの他方のソース・ドレイン領域が前記第２読み出しトランジスタの一方のソース・ドレイン領域に接続され、前記第２トランジスタの他方のソース・ドレイン領域が読み出しビット線に接続されている半導体メモリデバイスの動作方法であって、前記ストレージノードのハイレベルの電圧を読み出すときは、前記読み出しワード線に所定のハイレベルの電圧を印加し、前記第１読み出しトランジスタのチャネル容量を含むカップリング容量によって前記ストレージノードのハイレベルの電圧を昇圧し、前記ストレージノードのローレベルの電圧を読み出すときは、前記読み出しワード線に所定のハイレベルの電圧を印加し、前記第１読み出しトランジスの前記チャネル容量を含まないカップリング容量によって前記ストレージノードのローレベルの電圧を昇圧する。

本発明によれば、ＭＯＳトランジスタ型キャパシタをメモリセルに含まずとも、第１読み出しトランジスタがデータ読み出し時に可変容量の役割を果たす。
つまり、データ読み出し時に読み出しワード線に所定のハイレベルの電圧を印加すると、第１読み出しトランジスタの、読み出しワード線側に接続されている一方のソース・ドレイン領域とゲートとの間の容量を介した電気的な結合（カップリング）により、ストレージノードの電位が昇圧される。
ストレージノードの電位がハイレベルな、たとえば“１”データ読み出しの場合、読み出しワード線にハイレベルの所定電圧を印加すると、第１読み出しトランジスタにチャネルが形成され、上記ソース・ドレイン領域とゲートとのオーバーラップ容量やゲートのフリンジング容量に加えて、チャネル容量が付加される。したがって、比較的大きなカップリング容量によってストレージノードの電位が相対的に高いレベルにまで昇圧される。
一方、ストレージノードの電位がローレベルな、たとえば“０”データ読み出しの場合、上記第１トランジスタにチャネルが形成されず、その結果、カップリング容量は比較的小さい。このため、比較的小さなカップリング容量によってストレージノードの電位が相対的に小さいレベルにまでしか昇圧されない。

本発明によれば、データ読み出し時にストレージノードを昇圧するタイプのメモリセルを有する半導体メモリデバイスにおいて、昇圧のために特別な素子が不要であり、また、読み出しビット線から電荷を引き抜く先の基準電位線の配線スペースが不要であることから、セル面積を小さくすることができる。
また本発明によれば、そのようなメモリセルの動作方法を提供することができる。

以下、本発明の実施形態を、図面を参照して説明する。

《第１実施形態》
図５に、半導体メモリデバイスのブロック図を示す。
図５に示す半導体メモリデバイスは、メモリセルアレイ１と、その動作を制御する周辺回路とを有する。

周辺回路は、ロウアドレス（メモリセル行のアドレス）をデコードするロウデコーダ４、ロウデコーダ４のデコード結果に応じて選択されたワード線（書き込みワード線ＷＷＬ、読み出しワード線ＲＷＬ）を駆動する電圧を印加するワードドライバ５、カラムアドレス（メモリセル列（カラムともいう）のアドレス）をデコードするカラムデコーダ７、カラムデコーダ７のデコード結果に応じて選択されるカラムに対し書き込み動作を行うための書き込み回路８、および、読み出し動作を行うためのセンスアンプアレイ６Ａを含む。

ワードドライバ５からメモリセルアレイ１内にかけて、各種ワード線が配置されている。ワード線は、ｍ本の書き込みワード線ＷＷＬ１,…,ＷＷＬｍと、ｍ本の読み出しワード線ＲＷＬ１,…,ＲＷＬｍからなる。
センスアンプアレイ６Ａからメモリセルアレイ１内に掛けて、各種ビット線が配置されている。ビット線は、ｎ本の読み出しビット線ＲＢＬ１,…,ＲＢＬｎと、ｎ本の書き込みビット線ＷＢＬ１,…,ＷＢＬｎとからなる。
周辺回路は、とくに図示していないが、カラムゲート回路、読み出し回路、Ｉ／Ｏバッファ、制御回路および電源回路をさらに含む。

なお、これらのブロック構成は一般的なものであり、配置および図示した構成や名称に限定はない。ただし、図１のようにコモンソース線ＣＳＬをメモリセルアレイ１内に配置しない点は、本実施形態の特徴の１つである。また、メモリセル構成に本実施形態の特徴がある。

図６に、ストレージノード電圧を昇圧することが可能な本実施形態のメモリセルの等価回路を示す。
図６に示すメモリセルＭＣは、１つの書き込みトランジスタＷＴと、２つの読み出しトランジスタ、すなわち「第１読み出しトランジスタ」としてのアンプトランジスタＡＴおよび「第２読み出しトランジスタ」としてのセレクトトランジスタＳＴとを有する。
書き込みトランジスタＷＴのソースとドレインの一方（一方のソース・ドレイン領域）が書き込みビット線ＷＢＬに接続され、他方（他方のソース・ドレイン領域）がストレージノードＳＮに接続され、ゲートが書き込みワード線ＷＷＬに接続されている。セレクトトランジスタＳＴのソースとドレインの一方が読み出しビット線ＲＢＬに接続され、他方がアンプトランジスタＡＴに接続され、ゲートが読み出しワード線ＲＷＬに接続されている。アンプトランジスタＡＴのソースとドレインの一方がセレクトトランジスタＳＴのソースとドレインの他方（他方のソース・ドレイン領域）に接続され、他方が読み出しワード線ＲＷＬに接続され、ゲートがストレージノードＳＮに接続されている。

このような構成のメモリセルＭＣが、図５のメモリセルアレイ１内でｍ行、ｎ列で行列状に配置されている。
書き込みワード線ＷＷＬと読み出しワード線ＲＷＬは、メモリセル行（ｎ個のメモリセル）で共有されている。書き込みビット線ＷＢＬと読み出しビット線ＲＢＬは、メモリセル列（ｍ個のメモリセルを含むカラム）で共有されている。
そして、書き込みワード線ＷＷＬと読み出しワード線ＲＷＬは、図５のロウデコーダ４により選択されワードドライバ５により適正な電圧にドライブされる。読み出しビット線ＲＢＬは、センスアンプアレイ６Ａ内の対応する１つのセンスアンプに接続されている。センスアンプで増幅されたデータはカラムデコーダ７により選択され出力される。
書き込み回路８からの書き込みデータは、カラムデコーダ７に選択された書き込みビット線ＷＢＬに伝達され、選択されたカラム内でロウデコーダ４により選択された行のメモリセルＭＣに書き込まれる。
なお、このような周辺回路の動作自体は一般的なので、ここでの、これ以上の説明を省略する。

本実施形態のメモリセルＭＣは、アンプトランジスタＡＴの一方のソース・ドレイン領域が、基準電圧でなく読み出しワード線ＲＷＬに接続されている。よってこのアンプトランジスタＡＴの一方のソース・ドレイン領域には、読み出し時に読み出しワード線ＲＷＬの立ち上げ電位、たとえば電源電圧Ｖddが加えられ、読み出し時以外は０[Ｖ]が加えられる。
ストレージノード電圧がハイレベルの場合、読み出しワード線ＲＷＬに電源電圧Ｖddが印加されたときにアンプトランジスタＡＴとセレクトトランジスタＳＴの双方がオンするため、読み出しビット線ＲＢＬが電源電圧Ｖddで充電される。この動作は、図１のメモリセル１００が読み出しビット線ＲＢＬの充電電圧（プリチャージ電圧）をコモンソース線ＣＳＬに接続して、放電を行っていた点で異なる。
なお、図６ではビット線を書き込みビット線ＷＢＬと読み出しビット線ＲＢＬの２本としたが、それらを共通の１本とした構造にしてもよい。

図７に、アンプトランジスタＡＴのゲート-ソース間電圧Ｖgs(AT)とゲート・ソース間容量Ｃgs(AT)との関係を示す。また、図８に、アンプトランジスタＡＴの断面図を示す。
つぎに、この図７および図８を用いて、アンプトランジスタＡＴは読み出しトランジスタの機能に加え、可変容量(variable capacitor)の機能も有することを説明する。

アンプトランジスタＡＴは、図８に示すように、Ｐウェル７０の表面部に２つのソース・ドレイン領域６０Ａと６０Ｂが互いに離れて形成されている。ソース・ドレイン領域６０Ａと６０Ｂ間のＰウェル７０部分が、当該アンプトランジスタＡＴのアクティブ領域２０である。アクティブ領域２０の上方には、不図示のゲート絶縁膜を介してアンプトランジスタＡＴのゲート配線３０が形成されている。ソース・ドレイン領域６０Ａと６０Ｂは、ゲート配線３０を自己整合マスクとするＮ型不純物のイオン注入により形成される。
ここでソース・ドレイン領域６０Ａは、読み出しワード線ＲＷＬに電気的に接続され、ソース・ドレイン領域６０Ｂは、セレクトトランジスタＳＴの一方のソース・ドレイン領域に電気的に接続され、あるいは、セレクトトランジスタＳＴの一方のソース・ドレイン領域と共用される。

ソース・ドレイン領域６０Ａと６０Ｂは、そのＮ型不純物がゲート配線３０のエッジ部下方のアクティブ領域２０部分に熱拡散し、この部分とゲート配線３０とがゲート絶縁膜を介して容量結合する。この結合容量成分を「オーバーラップ容量Ｃov.」という。また、ゲート配線３０は周囲の導電層、とくにソース・ドレイン領域６０Ａまたは６０Ｂの本体と容量結合する。この容量成分を「フリンジング容量Ｃfr.」という。
この２つの容量成分、すなわちオーバーラップ容量Ｃov.とフリンジング容量Ｃfr.は、ストレージノードＳＮ（ゲート配線３０）に保持された電圧の大小に無関係に常に生じる。

一方、アンプトランジスタＡＴは、そのソース（ソース・ドレイン領域６０Ａと６０Ｂのうち電位が低い方）を基準として、ゲート電圧が閾値電圧Ｖth(AT)を越えると、図８（Ｂ）に示すようにチャネルＣＨが形成され、チャネルＣＨとゲート電極、すなわちゲート配線３０とが強く容量結合する。この容量成分を「チャネル容量Ｃch.」という。
以上より、アンプトランジスタＡＴは、それ自身が持つ容量値がゲート電圧、すなわちストレージノードＳＮの電圧に応じて変化する可変容量として機能する。具体的には、ストレージノードＳＮの電圧がローレベル“Ｌ（＝０[Ｖ]）”である“０”データ記憶のときは、アンプトランジスタＡＴの容量値は、オーバーラップ容量Ｃov.とフリンジング容量Ｃfr.との和（Ｃov.＋Ｃfr.）となり、ストレージノードＳＮの電圧がハイレベル“Ｈ（たとえば電源電圧Ｖdd）”のときは、（Ｃov.＋Ｃfr.）にチャネル容量Ｃch.が付加される。

“１”データ書き込み後は、アンプトランジスタＡＴのゲートに接続されているストレージノードＳＮに、アンプトランジスタＡＴの閾値電圧Ｖth(AT)より高いハイレベル電圧が書き込まれている。したがって、図７に符号“１”で示すようにゲート・ソース間容量Ｃgs(AT)の値は大きい。
一方、“０”データ書き込みの場合、その書き込み動作後に、アンプトランジスタＡＴのゲートに接続されているストレージノードＳＮに、アンプトランジスタＡＴの閾値電圧Ｖth(AT)より低いローレベル電圧が書き込まれている。したがって、図７に符号“０”で示すようにゲート・ソース間容量Ｃgs(AT)の値は小さい。
この図７において、アンプトランジスタＡＴのゲート・ソース間容量Ｃgs(AT)を決めるゲート・ソース間電圧Ｖgs(AT)は、図８に示す２つのソース・ドレイン領域６０Ａと６０Ｂのうち、より低い電位側のゲート・ソース間電圧Ｖgs(AT)である。

ただし、一旦昇圧が開始されると、読み出しワード線ＲＷＬに正のパルスが立ち上がることによってソース・ドレイン領域６０Ａの電位が持ち上げられることから、図８に示すようにソース・ドレイン領域６０Ａ側のフリンジング容量Ｃfr.、オーバーラップ容量Ｃov.（およびチャネル容量Ｃch.）を介してストレージノード電位が、書き込み時の電位から高いレベルに昇圧される。
このとき上記アンプトランジスタＡＴでゲート・ソース間容量Ｃgs(AT)の値が記憶データの論理によって違うことから、“１”データ記憶のメモリセルが、“０”データ記憶のメモリセルよりカップリング容量が大きくなり、その結果としてストレージノードＳＮの電位はより高くまで上昇する。

これにより“１”データと“０”データを読み出すときのストレージノード電位差が大きくなり、このことは読み出し時のセル電流を大きくし、間接的に読み出し動作を容易にするという利益が得られる。また、リーク電流によって上記ストレージノード電位差が小さくても読み出しが可能になり、そのことはリフレッシュ間隔を長くして、低消費電力化が図れるという利益をもたらす。
これらの利益は図１に示すＭＯＳトランジスタ型キャパシタＣと３つのトランジスタを有するメモリセルでも得られる。ただし、本実施形態のメモリセルはＭＯＳトランジスタ型キャパシタＣを必要としないことから、セル面積上有利である。
なお、セレクトトランジスタＳＴがなくても読み出し時にストレージノードＳＮは同様に昇圧されるため、セレクトトランジスタＳＴを省略することも可能である。ただし、同一読み出しビット線ＲＢＬに接続する他の非選択のメモリセルからのリークを防止する観点から、セレクトトランジスタＳＴを設けることが望ましい。

つぎに、動作シーケンスを、図９を用いて説明する。
図９（Ａ）〜図９（Ｅ）に、”１”データ書き込み、”１”データ読み出し、”０”データ書き込み、”０”データ読み出しを順に行う場合のタイミングチャートを示す。

《“１”データ書き込み》
書き込み対象のメモリセルに“１”データを格納する場合は、図９（Ａ）に示すように、該当するメモリセルが接続された書き込みビット線ＷＢＬに電源電圧Ｖdd（＝１.８[Ｖ]）のパルスを印加する。
図９（Ｂ）に示すように、書き込みビット線ＷＢＬのパルス印加に若干遅れたタイミングで、選択された書き込みワード線ＷＷＬに電源電圧Ｖddのパルスを印加する。ここで、図６に示すメモリセルＭＣは、その書き込みトランジスタＷＴにＮＭＯＳトランジスタを用いていることから、それがオンしたときにドレイン電圧から閾値電圧だけ下がった電圧がソースに伝達される。したがって、この書き込みトランジスタＷＴの閾値電圧Ｖth(WT)を０.４[Ｖ]とし、その基板バイアス効果による上昇分を０.１[Ｖ]とすると、図９（Ｃ）に示すように、ストレージノードＳＮの電位が、０[Ｖ]から１.３（＝１.８−０.４−０.１）[Ｖ]まで上昇し、これによって“１”データ書き込みがなされる。
“１”データ書き込み後は、図９（Ｂ）および図９（Ａ）に示すように、書き込みワード線ＷＷＬと書き込みビット線ＷＢＬに印加したパルスを立ち下げ、これによって“１”データ書き込みが終了する。
なお、この書き込み期間中、非選択の書き込みワード線および読み出しワード線ＲＷＬは０[Ｖ]で維持する。

《“１”データ読み出し》
以上のようにして書き込まれた“１”データを読み出すには、図９（Ｅ）に示すように、読み出し対象のメモリセルが接続されて選択された読み出しビット線ＲＢＬを０[Ｖ]に予めディスチャージし、ハイインピーダンス（電気的フローティング状態）で保持しておく。
そして、図９（Ｄ）に示すように、読み出し対象のメモリセルが接続されて選択された読み出しワード線ＲＷＬに電源電圧Ｖddのパルスを印加する。
このとき書き込みワード線ＷＷＬ、非選択の読み出しワード線ＲＷＬは０[Ｖ]で維持しておく。

選択した読み出しワード線ＲＷＬに電源電圧Ｖddを印加すると、読み出しワード線ＲＷＬが接続されているアンプトランジスタＡＴのソースとドレインの一方とゲート間の容量（ゲート・ソース間電圧Ｖgs(AT)）を結合容量として、ストレージノードＳＮの昇圧が行われる。このとき、ストレージノードＳＮにハイレベルのデータ（“１”データ）が書き込まれていることからアンプトランジスタＡＴにチャネルが形成され、その結果、アンプトランジスタＡＴのゲート・ソース間容量Ｃgsは、前述したようにチャネル容量Ｃch.を含み大きな値をとる。したがって、図９（Ｃ）に示すように比較的大きい電位までストレージノードＳＮが昇圧される。したがって、昇圧後のストレージノードはアンプトランジスタＡＴを十分オンする電位をとる。また、読み出しワード線ＲＷＬに印加された電源電圧ＶddでセレクトトランジスタＳＴは十分オンするように、その閾値電圧Ｖth(ST)が決められている。

アンプトランジスタＡＴとセレクトトランジスタＳＴが共にオンすると、図９（Ｅ）に示すように、読み出しワード線ＲＷＬからの電荷供給を受けて、読み出しビット線ＲＢＬの電位が上昇する。この電位が不図示のセンスアンプのセンスポイントを超えて上昇すると、センスアンプから電源電圧Ｖdd振幅の信号が出力され、これにより記憶データが“１”と判別される。
その後、図９（Ｄ）に示すように、読み出しワード線ＲＷＬのパルスを立ち下げると、これにより当該“１”データ読み出しが終了する。

《“０”データ書き込み》
続いて書き込み対象メモリセルに“０”データを格納する場合、前述した“１”データ書き込みと異なる制御としては、図９（Ａ）に示すように、当該メモリセルに接続された書き込みビット線ＷＢＬを０[Ｖ]で維持する。
図９（Ｂ）に示すように、選択された書き込みワード線ＷＷＬに電源電圧Ｖddのパルスを印加する。すると書き込みトランジスタＷＴがオンし、書き込みビット線ＷＢＬのローレベルの電位（０[Ｖ]）をストレージノードＳＮに伝達し、これによって“０”データ書き込みがなされる。よって、図９（Ｃ）に示すように、ストレージノードＳＮの電位が０[Ｖ]に低下する。
“０”データ書き込み後は、図９（Ｂ）に示すように、書き込みワード線ＷＷＬに印加したパルスを立ち下げ、これによって“０”データ書き込みが終了する。

《“０”データ読み出し》
以上のようにして書き込まれた“０”データを読み出すには、“１”データ読み出し時と同様、読み出しビット線ＲＢＬを０[Ｖ]の電圧で保持するフローティング状態とし（図９（Ｅ））、その状態で、図９（Ｄ）に示すように読み出しワード線ＲＷＬに電源電圧Ｖddのパルスを印加する。
すると、アンプトランジスタＡＴのゲート・ソース間容量Ｃgs(AT)をカップリング容量としてストレージノードＳＮの昇圧が行われる。ただし、この“０”データ読み出し時にはストレージノードＳＮの電位がローレベルであるためアンプトランジスタＡＴにチャネルが形成されない。したがって、前述したようにゲート・ソース間容量Ｃgs(AT)にはチャネル容量Ｃch.が含まれないことから、その容量値が“１”データ読み出し時より小さく、図９（Ｃ）に示すようにストレージノードＳＮは殆ど昇圧されない。この昇圧後のストレージノード電位ではアンプトランジスタＡＴがオンできない。
よって、図９（Ｅ）に示すように、読み出しビット線ＲＢＬの電位は０[Ｖ]を維持し続け、センスアンプによって記憶データが“０”と判別される。
その後、図９（Ｄ）に示すように、読み出しワード線ＲＷＬのパルスを立ち下げると、これにより当該“０”データ読み出しが終了する。

《データ保持》
メモリセルのデータ保持時に、メモリセルアレイ内の制御線（ビット線およびワード線）全てを０[Ｖ]にする。このとき、書き込みトランジスタＷＴがオフし、全てのメモリセルのストレージノードＳＮが電気的にフローティングになることから、格納されたデータが保持される。
とくに、ストレージノードＳＮに“０”（たとえば、ローレベル）データが格納されている場合、メモリアレイ内の制御線（ビット線およびワード線）が全て０[Ｖ]（ローレベル）になっていることから、この“０”データは安定的に保持される。

これに対し、ストレージノードＳＮに“１”（たとえば、ハイレベル）データが格納されている場合、メモリアレイ内の制御線（ビット線およびワード線）が全て０[Ｖ]（ローレベル）になっていると、ストレージノードＳＮに溜められた電荷がリークにより各制御線に抜ける。また、基板に抜けるリーク成分、アンプトランジスタＡＴのゲートから基板に抜けるリーク成分も大きく、そのため“１”データは、ストレージノードＳＮのハイレベル電圧が読み出し不能なレベルに減衰するまでの期間だけ保持される。
しかし、本実施形態では、このようなリークがあっても、チャネル容量Ｃch.を含む大きな容量によりストレージノード電位を昇圧するため、その後、“１”データ読み出しが可能である。

《第２実施形態》
本実施形態は、“１”データ書き込み時のストレージノード電圧レベルをより高くできる方法に関する。
基本的なブロック図（図５）、メモリセルの等価回路図（図６）、アンプトランジスタＡＴの構造および昇圧時の容量とその変化（図７と図８）の適用、それらの図に関する記載は第１実施形態と共通する。
ただし、図５のワードドライバ５の機能が一部異なる。

図１０は、本実施形態における３値ワードドライバ５ＡをメモリセルＭＣと共に示す図である。
３値ワードドライバ５Ａは、図５のワードドライバ５に代えて設けられる回路であり、読み出しビット線ＲＢＬの駆動を３値の電圧で行うことができる。
すなわち、ストレージノードＳＮにハイレベル（ここでは“１”レベル）を書き込んで読み出す際に、読み出しワード線ＲＷＬの電位を、高レベル電圧（第３レベル）、低レベル電圧（第１レベル）、および、低レベル電圧より高く高レベル電圧より低い中レベル電圧（第２レベル）の３値に制御可能な電圧制御回路として、３値ワードドライバ５Ａが読み出しワード線ＲＷＬに接続されている。この３値ワードドライバ５Ａは書き込みワード線ＷＷＬにも接続されているが、その駆動方法は第１実施形態と同様である。

図１１（Ａ）〜図１１（Ｅ）に、”１”データ書き込み、”１”データ読み出し、”０”データ書き込み、”０”データ読み出しを順に行う場合のタイミングチャートを示す。
以下、この図１１を用いて本実施形態における動作シーケンスを説明する。ただし、ここでは第１実施形態との相違点である“１”データ書き込み時を中心に説明する。その他の動作は第１実施形態と同様である。

書き込み対象のメモリセルに“１”データを格納する場合は、図１１（Ａ）に示すように、該当するメモリセルが接続された書き込みビット線ＷＢＬに電源電圧Ｖdd（＝１.８[Ｖ]）の正パルスを印加する。また、図１１（Ｄ）に示すように、ほぼ同じタイミングで読み出しワード線ＲＷＬの電圧を、待機状態の中レベル電圧である０[Ｖ]から、低レベル電圧である−０.５[Ｖ]に遷移させる（負パルスの印加）。
図１１（Ｂ）に示すように、書き込みビット線ＷＢＬへの正パルス印加、および、読み出しワード線ＲＷＬへの負パルスの印加に若干遅れたタイミングで、選択された書き込みワード線ＷＷＬに電源電圧Ｖddのパルスを印加する。ここで、図６に示すメモリセルＭＣは、その書き込みトランジスタＷＴにＮＭＯＳトランジスタを用いていることから、それがオンしたときにドレイン電圧から閾値電圧だけ下がった電圧がソースに伝達される。したがって、この書き込みトランジスタＷＴの閾値電圧Ｖth(WT)を０.４[Ｖ]とし、その基板バイアス効果による上昇分を０.１[Ｖ]とすると、図１１（Ｃ）に示すように、ストレージノードＳＮの電位が、０[Ｖ]から１.３（＝１.８−０.４−０.１）[Ｖ]まで上昇し、これによって“１”データ書き込みがなされる。

上記負パルスは、このストレージノードＳＮの電位が１.３[Ｖ]まで上昇し終えて終了するように、その持続時間(duration time)が予め決められている。このときストレージノード電位がアンプトランジスタＡＴのチャネル形成が可能なレベルになっている。よって、この負パルスの終了時に読み出しワード線ＲＷＬが低レベル電圧（＝−０.５[Ｖ]）から中レベル電圧（＝０[Ｖ]）に遷移すると、アンプトランジスタＡＴのチャネル容量Ｃch.を含む大きなゲート・ソース間容量ＣgsによってストレージノードＳＮがさらに昇圧される。その昇圧幅は負パルスの波高値に比例する。この例では負パルスの波高値が０.５[Ｖ]であり、チャネル容量Ｃch.を含む大きなゲート・ソース間容量Ｃgsに応じたカップリング係数が０.６と仮定すると、ストレージノード電位がさらに０.３[Ｖ]だけ上昇して１.６[Ｖ]となる。
“１”データ書き込み後は、図１１（Ｂ）および図１１（Ａ）に示すように、書き込みワード線ＷＷＬと書き込みビット線ＷＢＬに印加したパルスを立ち下げ、これによって“１”データ書き込みが終了する。
なお、この書き込み期間中、非選択の書き込みワード線および読み出しワード線ＲＷＬは０[Ｖ]で維持する。

図１１（Ｄ）では、その後の“０”データ書き込み時にも波高値０.５[Ｖ]の負パルスを印加しているが、その印加は省略可能である。図示のように印加した場合でも、負パルスが終了するタイミングではストレージノード電位がローレベルの０[Ｖ]まで下がっており、アンプトランジスタＡＴはチャネルを形成できないため、ストレージノード電位の昇圧はほとんど行われない。また昇圧が行われてストレージノード電位が上がっても、書き込みトランジスタＷＴがオンしているため、昇圧により発生した電荷が０[Ｖ]の書き込みビット線ＷＢＬに抜けてストレージノード電位は０[Ｖ]を維持する。

電源電圧Ｖddが１.８[Ｖ]、書き込みトランジスタＷＴの閾値電圧Ｖth(WT)が０.４[Ｖ]とすると、本実施形態の方法を用いないとストレージノードＳＮのハイレベル電圧の書き込みは１.３[Ｖ]、基板バイアス効果を無視しても１.４[Ｖ]が限界である。したがって、それより高いハイレベル電圧を書き込みたいときは、電源電圧Ｖddを昇圧して用いる必要があり、周辺回路の特に電源回路の構成が複雑になる不利益を被る。
本実施形態では、第１実施形態の利益に加えて、ワードドライバを３値出力にすることによって、そのような不利益を解消できる利益が得られる。
また、“１”データ読み出し時には、１.６[Ｖ]から、さらに高い電位にまでストレージノードＳＮが昇圧されることから、第１実施形態より、“１”データ書き込み時の昇圧分（＝０.３[Ｖ]）程度だけ、“１”と“０”のストレージノード記憶データの電位差が大きくなる。このことによって、より読み出し動作を容易にし、また、リフレッシュ間隔をより長くして低消費電力を図る余裕を生むという利益が得られる。

《第３実施形態》
読み出しワード線ＲＷＬは、多くのメモリセルＭＣ（たとえば１６〜１２８個のメモリセル）によって共有される。そのため、読み出しワード線ＲＷＬに接続された全てのメモリセルＭＣが“１”データを記憶している場合、それらの読み出しビット線ＲＢＬ全てを充電しなければならない。よって読み出しワード線ＲＷＬをドライブするドライバ回路（ワードドライバ５または３値ワードドライバ５Ａ）を大きくしなければならない。また、ドライバ回路の規模をあまり大きくできない場合は、ドライブ能力が不足して読み出し時間が長くなる。

本実施形態は、このような不都合を解消することを目的として、読み出し前に読み出しビット線ＲＢＬを予めある値にプリチャージしてフローティング状態としておき、読み出しビット線ＲＢＬにデータを読み出した後に、読み出しビット線ＲＢＬをセンスアンプ側に接続する際の負荷容量の違いを利用してデータ増幅を行う電荷移送アンプを用いる。

図１２（Ａ）に、本実施形態に係る半導体メモリデバイスのデータ読み出し時の基本回路構成を示す。
この図は第１実施形態で説明したメモリセルＭＣからデータを読み出す際の構成を示すものである。図１２（Ａ）は、メモリセルアレイ１内の読み出し対象のメモリセルＭＣと、当該メモリセルＭＣに対し読み出しビット線ＲＢＬを介して接続されている読み出し回路の一部（電荷移送アンプ回路）を示している。

列方向に配置されている読み出しビット線ＲＢＬに対し、図示のメモリセルＭＣを含む多数のメモリセルが並列接続されている。

図示例のメモリセルＭＣは、第１読み出しトランジスタとして機能するアンプトランジスタＡＴと、アンプトランジスタＡＴと読み出しビット線ＲＢＬ間に接続され、アンプトランジスタＡＴと読み出しビット線ＲＢＬとの接続を制御して、非選択(unselect)時のリークを遮断する第２読み出しトランジスタとしてのセレクトトランジスタＳＴとを備える。アンプトランジスタＡＴのゲートはストレージノードＳＮを形成する。このメモリセルＭＣ構成は、第１および第２実施形態と同じである。

読み出しビット線ＲＢＬは、上述したように多数のメモリセルＭＣが接続されているため、大きな負荷容量（以下、ビット線容量という）Ｃ_large.を有する。
読み出しビット線ＲＢＬに対し、転送トランジスタＭ３を介してセンスアンプＳＡの入力ノード（以下、ＳＡ入力ノードという）ＮＤｉが接続されている。ＳＡ入力ノードＮＤｉは、ビット線容量Ｃ_large.に比べ数桁小さい負荷容量（以下、ＳＡ入力容量という）Ｃ_small.を有する。
ＳＡ入力ノードＮＤｉに、電源電圧Ｖddの供給を制御するＰＭＯＳトランジスタからなるプリチャージトランジスタＭ４と、センスアンプＳＡが接続される。センスアンプＳＡはインバータＩＮＶからなる。

また、図１２（Ａ）の読み出しビット線ＲＢＬに、定電流源としてのドライバトランジスタＭ６のドレインが接続されている。ドライバトランジスタＭ６のソースはグランド線（接地電位線）に接続され、そのゲートにドライバ電圧ＶＤが印加可能となっている。

読み出し時のビット線電圧ＶＢＬを決める要素は、ドライバトランジスタＭ６のドレイン電圧−電流特性と、アンプトランジスタＡＴ、転送トランジスタＭ３、ドライバトランジスタＭ６の各電流である。
アンプトランジスタＡＴとドライバトランジスタＭ６は、電源電圧Ｖddとグランドとの間に縦続接続されている２つのエンハンスメントトランジスタであり、この２つのトランジスタは読み出し時に、ストレージノードＳＮを入力ノードとし、読み出しビット線ＲＢＬを出力ノードとするソースフォロア出力回路を形成している。

この読み出し時に形成されるソースフォロア出力回路では、一定のドライバ電圧ＶＤがゲートに印加されるドライバトランジスタＭ６を定電流源とみなし、アンプトランジスタＡＴを、そのストレージノード電圧に応じて大きさが変化する負荷とみなすことができる。出力電圧となる読み出しビット線ＲＢＬの電圧は、負荷の大きさ、すなわちストレージノード電圧に応じて変化する。
また、このソースフォロア出力回路は、もう一つの負荷として転送トランジスタＭ３が出力ノード（読み出しビット線ＲＢＬ）に接続されている。転送トランジスタＭ３からなる、このもう一つの負荷は、読み出しビット線ＲＢＬの電圧が上昇するとカットオフして電荷供給を遮断する負荷として機能する。

つぎに、電荷移送アンプによるデータ読み出し動作を、図１２（Ａ）および図１２（Ｂ１）〜（Ｂ７）のタイミングチャートを参照して説明する。

本実施形態では、アンプトランジスタＡＴのゲート（ストレージノードＳＮ）にデータを電位として書き込み、それを読み出すときにはアンプトランジスタＡＴのゲート・ソース間容量Ｃgsを介してストレージノード電圧を昇圧する。

記憶データ（storage data）が“０”でストレージノード電圧がアンプトランジスタＡＴの閾値電圧Ｖth(AT)より低いときは、アンプトランジスタＡＴがオフする。
一方、記憶データが“１”でストレージノード電圧がアンプトランジスタＡＴの閾値電圧Ｖth(AT)より高いときは、アンプトランジスタＡＴがオン可能な状態となる。ただし、実際にはセレクトトランジスタＳＴがオンして初めて、アンプトランジスタＡＴにドレイン電圧が印加されることから、その印加時点でアンプトランジスタＡＴがオンする。

図１２（Ｂ１）は、プリチャージトランジスタＭ４のゲートに印加される第１プリチャージ信号ＰＲＥ１を示す。また、図１２（Ｂ２）は転送トランジスタＭ３のゲートに印加される転送信号ＴＦ、図１２（Ｂ３）は読み出しワード線ＲＷＬの電位、図１２（Ｂ４）は読み出しビット線ＲＢＬの電位、図１２（Ｂ５）はＳＡ入力ノードＮＤｉの電位、図１２（Ｂ６）はセンスアンプの出力ノード（以下、ＳＡ出力ノードという）ＮＤｏの電位、図１２（Ｂ７）はドライバトランジスタＭ６のゲートに印加される信号ＶＤを、それぞれ示す。

読み出し動作の期間中、図１２（Ｂ２）に示すように、転送トランジスタＭ３のゲートに印加される転送信号ＴＦは電圧Ｖ１で保持されている。電圧Ｖ１は、転送トランジスタＭ３のソースとドレインにある程度のドレイン電圧が印加されたときに、当該転送トランジスタＭ３がオン可能な値に設定されている。

図１２（Ｂ１）に示すように、時間Ｔ１にて、第１プリチャージ信号ＰＲＥ１を電源電圧Ｖddからグランドレベル０[Ｖ]に立ち下げる。これによりプリチャージトランジスタＭ４がオンし、図１２（Ｂ５）に示すように、ＳＡ入力ノードＮＤｉを、プリチャージトランジスタＭ４を介して電源電圧Ｖddでプリチャージする。
このとき、ＳＡ入力ノードＮＤｉがある程度プリチャージされると、転送トランジスタＭ３のソースとドレイン間に、これがオン可能な電圧が印加され、以後、図１２（Ｂ４）に示すように、読み出しビット線ＲＢＬもプリチャージされる。

その結果、ＳＡ入力ノードＮＤｉは電源電圧Ｖddに、読み出しビット線ＲＢＬは「Ｖ１−Ｖth(M3)」にプリチャージされる。ここで符号“Ｖth(M3)”は転送トランジスタＭ３の閾値電圧を表す。転送トランジスタＭ３は、ソース電位（ビット線電圧ＶＢＬ）が「Ｖ１−Ｖth(M3)」まで上がるとオフ状態に遷移する。
また、センスアンプＳＡはインバータなので、図１２（Ｂ６）に示すように、ＳＡ出力ノードＮＤｏは電源電圧Ｖddからグランドレベル０[Ｖ]に立ち下がる。

プリチャージを完全に終えてから、図１２（Ｂ３）に示すように、時間Ｔ２にて、読み出しワード線ＲＷＬの電位を０[Ｖ]から電源電圧Ｖddに遷移させる。
これとほぼ同時に（時間Ｔ２前後で）、図１２（Ｂ７）に示すように、ドライバトランジスタＭ６のゲート電圧（ドライバ電圧ＶＤ）をグランドレベル０[Ｖ]からハイレベルに立ち上げ、ドライバトランジスタＭ６をオンさせる。

記憶データが“１”の場合はアンプトランジスタＡＴがオンし、図１２（Ｂ４）に示すように、読み出しビット線ＲＢＬが、さらに高いレベルに充電されていく。このときドライバトランジスタＭ６により読み出しビット線ＲＢＬが放電しようとするが、その放電能力がメモリセルＭＣによる充電能力より小さいため、読み出しビット線ＲＢＬの電位は徐々に上昇する。
この“１”データ読み出し時に転送トランジスタＭ３はオフのままであり、ＳＡ入力ノードＮＤｉの電位（図１２（Ｂ５））に変化はない。

一方、記憶データが“０”の場合、読み出しワード線ＲＷＬの電位が時間Ｔ２で電源電圧Ｖddに立ち上がっても、アンプトランジスタＡＴがオフのままとなり、読み出しビット線ＲＢＬが充電されることはない。
したがって、この場合、時間Ｔ２でオンするドライバトランジスタＭ６による放電のみが行われ、図１２（Ｂ４）に示すように、読み出しビット線ＲＢＬの電位が徐々に低下する。このビット線電圧ＶＢＬの放電速度は、図１２（Ｂ４）のように非常に緩やかでも構わない。なぜなら、ビット線電圧ＶＢＬのプリチャージ電圧は「Ｖ１−Ｖth(M3)」であり、ビット線電圧ＶＢＬが僅かに下がっただけでも、転送トランジスタＭ３がオンできるからである。

転送トランジスタＭ３がオンすると、ＳＡ入力ノードＮＤｉの電荷がビット線ＢＬに移送される。
この電荷移送によって、ＳＡ入力容量Ｃ_small.とビット線容量Ｃ_large.との容量の違いが、ＳＡ入力ノードＮＤｉの電位変化量を、読み出しビット線ＲＢＬの電位変化量より数桁大きくする。
よって、図１２（Ｂ５）に示すように、ＳＡ入力ノードＮＤｉの電位低下が比較的急激に起こる。

図１２（Ｂ５）に示すＳＡ入力ノードＮＤｉの電位低下の途中に、センスアンプＳＡのセンスポイント（たとえば、電源電圧Ｖcc／２）が設けられている。
したがって、図１２（Ｂ５）および図１２（Ｂ６）に示すように、ＳＡ入力ノードＮＤｉの電位がセンスポイントに達するタイミング（時間Ｔ３）で、ＳＡ出力ノードＮＤｏの電位が０[Ｖ]から電源電圧Ｖccへと反転する。

本実施形態では、第１または第２実施形態で得られる利益に加え、読み出しワード線ＲＷＬのドライブによる読み出しビット線ＲＢＬの充電負担は少なくて済む。よって読み出しワード線ＲＷＬをドライブするドライバ回路は大きくしなくてもよいという利益が得られる。
また、読み出し時にドライバトランジスタＭ６をドライバとし、アンプトランジスタＡＴを負荷とするソースフォロア出力回路が形成される。したがって実際の読み出しが開始される時間Ｔ２以降で、ノイズ等によりビット線電圧ＶＢＬが変動しても、それにソースがつながるアンプトランジスタＡＴの自己バイアス制御によって、ノイズ等によるビット線電圧変動を打ち消すように負過電流が短時間に変化する。このため、ノイズによる誤動作を有効に防止している。

以上述べてきたように、第１〜第３実施形態では、書き込みトランジスタＷＴ、第１読み出しトランジスタ（アンプトランジスタＡＴ）、第２読み出しトランジスタ（セレクトトランジスタＳＴ）を有し、かつ、読み出し時にストレージノードＳＮを昇圧する機能を持つメモリセルに関し、基準電位線（コモンソース線ＣＳＬ）とＭＯＳトランジスタ型キャパシタＣを不要としたことにより、前述した読み出し動作の容易化とリフレッシュ動作間隔の増大による低電圧化を図りながら、メモリセルＭＣのサイズが縮小できる半導体メモリデバイスと、その動作方法を提供できる。

背景技術のメモリセルの等価回路図である。 （Ａ）〜（Ｅ）は、図１のメモリセルの動作タイミングチャートである。 （Ａ）および（Ｂ）は、図１のメモリセルのＭＯＳトランジスタ型キャパシタの断面図である。 図１のメモリセルのゲート-ソース間電圧Ｖgsとゲート・ソース間容量Ｃgsとの関係を示すグラフである。 実施形態の半導体メモリデバイスの概略ブロック図である。 実施形態のメモリセルの等価回路図である。 実施形態のメモリセルのゲート-ソース間電圧Ｖgsとゲート・ソース間容量Ｃgsとの関係を示すグラフである。 （Ａ）および（Ｂ）は、実施形態のメモリセルに含まれるアンプトランジスタの断面図である。 （Ａ）〜（Ｅ）は、第１実施形態のメモリセルの動作タイミングチャートである。 第２実施形態の３値ワードドライバをメモリセルと共に示す図である。 （Ａ）〜（Ｅ）は、第２実施形態のメモリセルの動作タイミングチャートである。 （Ａ）は、第３実施形態の半導体メモリデバイスにおいて、データ読み出し時の基本回路構成を示す図である。（Ｂ１）〜（Ｂ７）は、第３実施形態の動作タイミングチャートである。

符号の説明

１…メモリセルアレイ、４…ロウデコーダ、５…ワードドライバ、５Ａ…３値ワードドライバ、６Ａ…センスアンプアレイ、７…カラムデコーダ、８…書き込み回路、２０…アクティブ領域、３０…ゲート配線、５０…素子分離絶縁層、６０,６０Ａ,６０Ｂ…ソース・ドレイン領域、７０…Ｐウェル、ＭＣ…メモリセル、ＷＴ…書き込みトランジスタ、ＡＴ…アンプトランジスタ、ＳＴ…セレクトトランジスタ、Ｍ３…転送トランジスタ、Ｍ４…プリチャージトランジスタ、Ｍ６…ドライバトランジスタ、ＷＷＬ…書き込みワード線、ＲＷＬ…読み出しワード線、ＷＢＬ…書き込みビット線、ＲＢＬ…読み出しビット線、ＳＡ…センスアンプ、ＳＮ…ストレージノード、ＮＤｉ…ＳＡ入力ノード、ＮＤｏ…ＳＡ出力ノード、ＴＦ…転送信号、ＶＤ…ドライバ電圧

Claims (4)

1. メモリセルアレイを構成する各メモリセルが、
   ゲートが書き込みワード線に接続され、一方のソース・ドレイン領域が書き込みビット線に接続され、他方のソース・ドレイン領域がストレージノードに接続されている書き込みトランジスタと、
   ゲートが前記ストレージノードに接続され、一方のソース・ドレイン領域が読み出しワード線に接続されている第１読み出しトランジスタと、
   ゲートが前記読み出しワード線に接続され、一方のソース・ドレイン領域が前記第１読み出しトランジスタの他方のソース・ドレイン領域に接続され、他方のソース・ドレイン領域が読み出しビット線に接続されている第２読み出しトランジスタと、
   を有する半導体メモリデバイス。
2. 前記読み出しワード線に接続され、当該読み出しワード線の電圧を、高レベル電圧、低レベル電圧、および、前記低レベル電圧より高く前記高レベル電圧より低い中レベル電圧の３値に制御可能な電圧制御回路をさらに有する
   請求項１に記載の半導体メモリデバイス。
3. メモリセルアレイを構成する各メモリセルが、書き込みトランジスタ、第１読み出しトランジスタ、第２読み出しトランジスタ、および、ストレージノードを有し、前記第１読み出しトランジスタのゲートが前記ストレージノードに接続され、当該第１読み出しトランジスタの一方のソース・ドレイン領域と前記第２読み出しトランジスタのゲートが読み出しワード線に接続され、前記第１読み出しトランジスタの他方のソース・ドレイン領域が前記第２読み出しトランジスタの一方のソース・ドレイン領域に接続され、前記第２トランジスタの他方のソース・ドレイン領域が読み出しビット線に接続されている半導体メモリデバイスの動作方法であって、
   前記ストレージノードのハイレベルの電圧を読み出すときは、前記読み出しワード線に所定のハイレベルの電圧を印加し、前記第１読み出しトランジスタのチャネル容量を含むカップリング容量によって前記ストレージノードのハイレベルの電圧を昇圧し、
   前記ストレージノードのローレベルの電圧を読み出すときは、前記読み出しワード線に所定のハイレベルの電圧を印加し、前記第１読み出しトランジスの前記チャネル容量を含まないカップリング容量によって前記ストレージノードのローレベルの電圧を昇圧する
   半導体メモリデバイスの動作方法。
4. 前記ストレージノードにハイレベルの電圧を書き込むときに、前記読み出しワード線の電圧を待機状態の第２レベルより低い第１レベルの電圧に下げた状態で、前記書き込みワード線の電圧をローレベルからハイレベルの所定電圧に上げ、その後、前記読み出しワード線の電圧を前記第１レベルから前記第２レベルに上げ、
   前記ストレージノードに書き込んだ前記ハイレベルの電圧を読み出すときに、前記読み出しワード線の電圧を前記第２レベルから、より高い第３レベルに上げる
   請求項３に記載の半導体メモリデバイスの動作方法。
   

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