JP2009076144A - 半導体装置 - Google Patents

Abstract

【課題】低電圧の条件下におけるセンスアンプの動作の高速化と安定化を、メモリセルのホールド特性の劣化に対応しつつ実現する。したがって、ホールド特性を維持するため消費電力を低減できる。
【解決手段】センスアンプのプリチャージレベルとセンス増幅レベルとの差電位を、電源電位（ＶＣＣ−ＧＮＤ）とすることでホールド特性の劣化に対する耐性を向上する。また、その向上に伴い低消費電力化を実現する。またプリチャージレベルをＧＮＤ或いはＶＣＣの電源とすることで、安定したプリチャージレベルの供給を実現する。更にプリチャージ用の電源回路を不要とすることで、チップサイズ縮小も実現する。
【選択図】図４

Description

本発明は、半導体装置に関し、特にＤＲＡＭのセンス動作に関係する。

近年、通信機器やハイエンドコンピュータなどに利用される半導体デバイスでは、低消費電力化やアクセスの高速化が要求されている。

その低消費電力化や高速化に対応して、ＤＲＡＭに求められる要求性能は非常に高くなってきている。具体的には、まずＤＲＡＭに入力される電源電圧の低電圧化が進んでいる。

一般的なＤＲＡＭの動作を示す波形を図７に示す。詳細な説明は省略するが、ワード線Ｗを立ち上げた状態で、センスアンプ活性信号ＳＡＥを立ち上げて、センシングを実施する。そして、センシング開始前は、電源電圧ＶＣＣと接地電圧ＧＮＤとの中間電位1/2ＶＣＣにプリチャージされていたビット線対Ｄ，ＤＢが、まず、セルの状態に応じて真補の差電位(図中ΔＶ)となる。その後ビット線対Ｄ，ＤＢはそれぞれ電源電圧、接地線圧に増幅される。この図７では、“１”を記憶するセル（セルＨとも言う）の情報がビット線Ｄ側に増幅されるセンシングを記載している。

ここで、前述した低電圧化とは、図７のＶＣＣとＧＮＤとの差電位が小さくなることを意味する。つまり、ビット線対Ｄ，ＤＢの振幅が小さくなるということである。すなわち、前述したセルの状態を決める電荷量も、その振幅電位の縮小に応じて小さくなる。

また、前述の低電圧化と共に、ＤＲＡＭには低消費電力化が期待されている。そうした中で、ＤＲＡＭの消費電力を決める要素の一つである、記憶素子をリフレッシュするサイクルの延長が望まれている。これをより具体的に言い換えれば、ＤＲＡＭデバイスの微細化に伴い、悪化するホールド特性を改善することが望まれている。

一般的に、ＤＲＡＭセルのホールド特性を決めているのは、Ｎｃｈトランジスタを用いたセルでは、“１”を記憶しているセルの電荷が抜けることである。すなわち、図７で示す差電位ΔＶがより小さくなることを意味する。最終的に、前述した電位差を、センスアンプが1/2ＶＣＣに対して高いと、判断できなくなると、誤センスを発生し、そのセルはホールド不良となる。

以上の記載は、ＮｃｈトランジスタとキャパシタとでＤＲＡＭセルを構成した場合を前提としているが、ＰｃｈトランジスタとキャパシタとでＤＲＡＭセルを構成しても構わない。

さらに、低電圧、低消費電力の制限の中で、ＤＲＡＭデバイスの高速化が期待されている。

低電圧でのＤＲＡＭデバイスの高速化技術は、例えば以下の特許文献に記載されている。

その特許文献１では、センスアンプの感知速度向上のために、センスアンプの電源電圧のうち、低位側にグラウンド以下の電位を短い時間だけ印加する技術が開示されている。

特開２００４−２２０７５３号公報

しかしながら、ＤＲＡＭセルのホールド特性の改善に関しては考慮されていなかった。すなわち、消費電力の低減に関して考慮されていなかった。

そのため、特許文献１では、センスアンプのプリチャージ電圧を電源電圧ＶＣＣの半分の1/2ＶＣＣとしている。これでは、低電圧化が進みセルの保持する電荷量そのものが減少した場合、セルのホールド時間が非常に短くなる。

結果として、ＤＲＡＭセルのホールド特性を保証するために、ＤＲＡＭセルへのリフレッシュ間隔を短くせざるを得ず、消費電力の増加につながる。

上記課題を解決するために、本発明に係る半導体装置は、ＤＲＡＭセルと、
ＤＲＡＭセルの記憶情報を増幅するセンスアンプと、電源電圧と接地電圧とが入力される電源回路と、センスアンプに入力される電源対を制御するセンスアンプ制御回路とを備え、前述したセンスアンプはＤＲＡＭセルの記憶情報を増幅する前に、そのＤＲＡＭセルがいずれか一方に結合されるビット線対の電位を電源電位または接地電位にプリチャージし、前述したセンスアンプ制御回路はセンスアンプの増幅動作時にビット線対の電位差を電源電圧と接地電圧との差電位よりも大きくなるようにセンスアンプに入力される電源対を制御する。

以上説明したように、本発明によれば、低電圧の条件下におけるセンスアンプの動作の高速化と安定化を、メモリセルのホールド特性の劣化に対応しつつ実現する。したがって、ホールド特性を維持するため消費電力を低減できる。

また、センスアンプのプリチャージレベルを発生する電源回路が不要であり、チップサイズを縮小できる。くわえて、既存の正の高電圧や負の電圧を用いてビット線対及びセンスアンプ電源対の振幅電圧を大きくするので、チップペナルティを最小限に抑えつつセンシングの高速化も実現できる。

本発明の前記ならびにその他の目的、特徴、及び効果をより明確にすべく、以下図面を用いて本発明の実施の形態につき詳述する。

（第１の実施例）
図1は、本発明の第１の実施の形態の半導体装置の全体を示す図面である。

図１のＤＲＡＭ１０では、電源電圧ＶＣＣと接地電圧ＧＮＤが入力される電源回路３を備えている。その電源回路３は電源電圧よりも高い電圧ＶＰＰや、接地電圧よりも低い電圧ＶＳＡ、ＶＰＰ、ＶＫＫを発生させている。ここでは、内部で前述のＶＰＰ等の電圧を発生させている例を示したが、もちろんＤＲＡＭ外部から、それらの電圧が直接入力されても構わない。

そして、前述の電圧のうち、ＶＰＰ、ＶＫＫはロウデコーダ５に入力され、ワード線Ｗを介して、メモリアレイ６のＤＲＡＭセルのゲートに供給される。メモリアレイ６には、ＶＢＢがＤＲＡＭセルのバックゲート電圧として供給される。

またＶＳＡは、センスアンプ制御回路９、カラムスイッチ８、ＩＯバッファ４に入力され、ビット線Ｄ，ＤＢのカラム系の選択／非選択を制御する。そして、センス回路の電源およびビット線のレベルをＶＰＣにプリチャージするように、ＶＰＣがセンス回路に入力される。

本実施例を、より詳細に説明するために、図２に図１のロウデコーダ５、メモリアレイ６、センス回路７を抜き出して記載する。また、図２のセンス回路のセンスアンプ７０の電源を制御する回路を図３に示す。

図２の構成から詳細説明する。ロウデコーダ５は、ワードドライバ５１を備え、ワード線Ｗに選択電圧ＶＰＰまたは、非選択電圧ＶＫＫを出力する。

メモリアレイ６は、１つのトランジスタと１つのキャパシタとからなるメモリセル６１を備える。そのトランジスタのゲートには前述したワード線が接続され、ソースドレインのいずれか一方に、ビット線が接続され、他方にキャパシタが接続される。そして、キャパシタの接点のうち、トランジスタと接続されない側（セル対極と称す）には、ビット線対Ｄ，ＤＢが振幅する電位の半分である（Ｄ＋ＤＢ）／２が印加される。またトランジスタのバックゲートはＶＢＢに接続される。ここで、セル対極の電位は、接地電圧や電源電圧でも構わない。また、バックゲートを接地電圧としても構わない。

センス回路７のセンアンプ７０は、一般的なラッチタイプのセンスアンプで、前述のビット線対Ｄ，ＤＢの電位を増幅する。その増幅動作の前後で、ビット線対Ｄ，ＤＢと、センスアンプ電源対ＶＳＡＰ、ＶＳＡＮとは、プリチャージ電位ＶＰＣに設定される。（イコライズとも呼ぶ）そのために、Ｎｃｈトランジスタで構成されるビット線用イコライズ回路７２とセンスアンプ電源用イコライズ回路７１とが、ビット線対とセンスアンプ電源線対とにそれぞれ設けられている。

さらに、前述したセンスアンプ電源対ＶＳＡＰ、ＶＳＡＮを生成するセンスアンプ制御回路９を、図３を用いて説明する。センスアンプ活性信号ＳＡＥと、負電圧ＶＳＡが入力され、ＶＳＡＮ出力側にのみ、負電圧レベルシフタ１１を備えている。これは、ＶＣＣとＧＮＤとの間の振幅のＳＡＥ信号を、ＶＣＣと負電圧との振幅にレベルシフトするためである。ここでは、ＶＳＡが負電圧の場合を想定して、ＶＳＡＮ側への負電圧レベルシフタを挿入する場合を記載した。しかし、後述するが、ＶＳＡがＶＣＣよりも高い正電圧の場合は、逆にＶＳＡＰ側に正電圧レベルシフタを設ける必要がある。

以上の図１、２、３を用いて本実施形態の構成を説明したが、図４では前述の図１、２、３の代表的な接点電位を用いて、本実施形態の動作を説明する。

図４では、縦軸を電位、横軸を時間とする。ここでは、時間軸の特定時刻に設定したｔ０からｔ４を用いて、その経時毎にＤＲＡＭに発生するイベントを説明する。

まず時刻ｔ０からｔ１ではワード線Ｗは非活性であり、非選択電圧ＶＫＫ（負電圧）に設定されている。このＶＫＫは、ＤＲＡＭセルを構成するＮｃｈトランジスタのサブスレッシュホールドリークに対応するために、負電圧に設定される。

このとき、センスアンプ電源対ＶＳＡＰとＶＳＡＮ及びビット線対Ｄ，ＤＢは、プリチャージレベルＶＰＣ（＝ＧＮＤレベル）に設定されている。このプリチャージレベルを、従来のＶＣＣ／２からＧＮＤレベルとすることで、セルＨのホールド特性悪化の耐性を向上させている。セルＨを作り出す条件を全く変更せずに、そのセルＨがホールド劣化して、そのセルＨを認識できなくなる基準となるレベル（＝プリチャージレベル）を下げるからである。また同時に、従来必要であった、ＶＣＣ／２を発生する回路も不要である。くわえて、比較的安定している既存の電源線を用いるので、プリチャージレベルの安定が実現できる。

つづいて、ｔ１からｔ２ではワード線Ｗが活性される。ワード線Ｗは、ＤＲＡＭセルを構成するＮｃｈトランジスタの閾値電圧を吸収するために、電源電圧よりも高電圧に昇圧されている。そして、ＤＲＡＭセルに記憶された情報に基づいて、ビット線に電位差が発生する。ここでは、ビット線Ｄに接続された読出し対象セルが、“１”（＝セルＨ）の状態を記載する。プリチャージレベルを1/2ＶＣＣからＧＮＤレベルとすることによって、理論上この差電位も大きくなる。プリチャージレベルが、1/2ＶＣＣであったときに、図７に示したようにΔＶであった差電位が、図４に示すようにΔＶ‘（＞ΔＶ）となる。

その後、ｔ２からｔ３の間に、センスアンプ活性信号を活性する(ＧＮＤレベルからＶＣＣレベルに立ち上げる)。波形が重なって図面が複雑化するのを避けるために、ここではセンスアンプ活性信号が遷移する前後は省略した。そして、前述したビット線の電位差を増幅する。ここではビット線ＤはＶＳＡＰすなわちＶＣＣレベルに、ＤＢは負電圧ＶＳＮすなわちＶＳＡレベルに増幅される。

最終的に、センス動作が完了するとワード線Ｗをたち下げ、その後時刻ｔ４でプリチャージ信号ＰＤＬを活性し、動作開始前の時刻ｔ０の状態を作り出す。

ここでは、ワード線Ｗの非選択レベルＶＫＫが、ビット線ＤＢの最終レベルすなわち、ＶＳＡレベルよりも低い場合を記載したが、その相対関係は同じであっても、あるいは逆転しても構わない。理由はそれぞれの電位が異なる要因で決まるためである。より具体的には、ＶＫＫのレベルはＤＲＡＭセルトランジスタのサブスレッシュホールド特性で決まり、ＶＳＡレベルはセンスアンプの動作感度や降圧回路の能力等の回路的要因や、ＶＳＡを受けるトランジスタの耐圧等で決まるからである。

また、ＶＳＡのレベル（本実施例では負電圧）そのものは、比較的ルーズで構わない。その理由は、センスアンプがフリッププロップで構成されているからである。つまり、本実施例の場合、ビット線対のうち一方Ｄ側はＶＣＣまで振幅する。したがって、Ｄ側が大きく振幅することによって、フリッププロップ回路は、他方のＤＢ側に依存せずに、その接点電位を確定できるのである。

（第２の実施例）
ここで、ＤＲＡＭセルトランジスタをＰｃｈトタンジスタで構成する例を示す。大きな全体像としては、図１と同様である。図２と同様に、その一部を抽出した図５の回路図と、その動作波形である図６とを合わせて、変更される部分を説明する。

図２で説明した第１実施例と構成自体は、ほとんど同様であるが、図５のメモリセル６１がＰｃｈトランジスタとなる。また、そのバックゲート電圧には正の高電圧ＶＰＰが印加される。

また、第１実施例ではＧＮＤレベルであったプリチャージレベルを、ＶＣＣレベルとする。このため、センスアンプ電源用イコライズ回路７１とビット線イコライズ回路７２とはＰｃｈトランジスタで構成されることが望ましい。

第１実施例の図４に対して、本実施例の回路動作を、図６を用いて説明する。
図６では、ビット線Ｄに“０”を記憶するセル（セルＬ）が接続されている場合の波形を記載する。

そのセルＬを記載する理由は、ＰｃｈトランジスタでＤＲＡＭセルを構成する場合、トランジスタのサブ電位が逆転し、ホールド特性はセルＬが決めることとなるからである。この現象は、後にもう少し詳述する。

図６では、まず時刻ｔ０からｔ１ではワード線Ｗは非活性であり、非選択電圧ＶＰＰ（正電圧）に設定されている。このＶＰＰは、ＤＲＡＭセルを構成するＰｃｈトランジスタのサブスレッシュホールドリークに対応している。

このとき、センスアンプ電源対ＶＳＡＰとＶＳＡＮ及びビット線対Ｄ，ＤＢは、プリチャージレベルＶＰＣ（＝ＶＣＣレベル）に設定されている。このプリチャージレベルを、従来のＶＣＣ／２からＶＣＣレベルとすることで、セルＬのホールド特性の耐性を向上させている。

つづいて、ｔ１からｔ２ではワード線Ｗが活性される。そして、ＤＲＡＭセルに記憶された情報に基づいて、ビット線に電位差が発生する。ここでは、ビット線Ｄに接続された読出し対象セルが、“０”（＝セルＬ）の状態を記載する。

その後、ｔ２からｔ３の間に、センスアンプ活性信号を活性する(ここではＧＮＤレベルからＶＣＣレベルに立ち上げる)。そして、前述したビット線の電位差を増幅する。ここではビット線ＤはＶＳＡＮすなわちＧＮＤレベルに、ＤＢは正電圧ＶＳＡＰすなわちＶＰＰレベルに増幅される。

最終的に、センス動作が完了するとワード線Ｗをたち上げ、その後時刻ｔ４でプリチャージ信号ＰＤＬを活性し、動作開始前の時刻ｔ０の状態を作り出す。

本実施例でも、第１実施例と同様に、セルのホールド特性を決める側のビット線電位の増幅レベルと、プリチャージレベルとの差電位を、電源電位ＶＣＣの値で確保している。

ここで、簡単にＮｃｈ、Ｐｃｈトタンジスタの場合のホールド特性の劣化モデルについて記載する。

Ｎｃｈトランジスタの場合には、電荷保持ノードのＮ拡散層からＰサブにジャンクションリークによって電荷が抜けていた。そのため、セルＨがホールド特性を決めていた。一方Ｐｃｈトランジスタを用いる場合、ＮサブからＰ拡散層に電荷が注入される方向なので、セルＬがホールド特性を決める。

また、ここでＰｃｈトランジスタをセルに用いるメリットを記載する。それは、第１にソフトエラーに対する耐性が強いことが知られている。

一般に、ソフトエラーは、放射線によって電子・正孔が発生し、その電子・正孔が記憶ノードである拡散領域に入射する。その結果、記憶ノードのデータ反転が発生することが知られている。Ｎｃｈトランジスタはその電子によって影響を受け、Ｐｃｈトランジスタは正孔によって影響を受ける。

そこで、Ｎｃｈ、Ｐｃｈで同様の条件（トランジスタサイズ等）を仮定すると、その影響を受けるキャリアの移動度の差異が、影響度合いを決定すると考えられる。つまり、正孔に対して移動度の大きい電子の方が悪影響も大きい。よって、その電子の影響を受けるＮｃｈトランジスタの方が、ソフトエラーが発生しやすいことが考えられる。

なお、本発明は上記各実施例に限定されず、本発明の技術思想の範囲内において、各実施例は適宜変更され得ることは明らかである。たとえば、本実施例では、Ｎｃｈ、Ｐｃｈのいずれかのセルトランジスタの例を記載したが、別に混在しても構わない。

例えばＮｃｈトランジスタのセルの場合、プリチャージレベルは、外部からの電源が得られる場合は、それを用いても構わない。ただしその電源は、接地電位よりも安定していて、かつ接地電位以下であることが必須である。

さらに、本願の各実施例では、ＤＲＡＭ内部で、各モードに応じた制御信号や様々な電圧を発生させているが、それらは、たとえばメモリ外部のメモリコントローラが発生させても構わない。

本発明の第１の実施例の半導体装置の全体を示す図面である。 本発明の第１の実施例の半導体装置の一部を示す図面である。 本発明の第１の実施例の半導体装置の一部を示す図面である。 本発明の第１の実施例の半導体装置の動作を示す図面である。 本発明の第２の実施例の半導体装置の一部を示す図面である。 本発明の第２の実施例の半導体装置の動作を示す図面である。 従来の半導体装置の動作を示す図面である。

符号の説明

１ 制御回路
２ アドレスバッファ
３ 電源回路
４ ＩＯバッファ
５ ロウデコーダ
５１ ワードドライバ
６ メモリアレイ
６１ メモリセル
７ センス回路
７０ ゼンスアンプ
７１ センスアンプ電源用イコライズ回路
７２ ビット線用イコライズ回路
８ カラムスイッチ
９ センスアンプ制御回路
１０ ＤＲＡＭ

Claims (16)

1. ＤＲＡＭセルと、
   第１電源と第２電源とからなる電源対が入力されるセンスアンプと、
   電源電圧と接地電圧とが入力される電源回路と、
   前記電源対の電位を決定するセンスアンプ制御回路と、
   を備え、
   前記センスアンプは前記ＤＲＡＭセルの記憶情報を増幅する前に前記ＤＲＡＭセルがいずれか一方に結合されるビット線対の電位を電源電位または接地電位にプリチャージし、
   前記センスアンプ制御回路は前記センスアンプの増幅動作時に前記ビット線対の電位差を前記電源電圧と前記接地電圧との差電位よりも大きくなるように前記電源対を制御する半導体装置。
2. 前記ＤＲＡＭセルは、
   Ｎｃｈトランジスタと、
   前記Ｎｃｈトランジスタと接続するキャパシタと、
   からなる請求項１記載の半導体装置。
3. 前記ＤＲＡＭセルは、
   Ｐｃｈトランジスタと、
   前記Ｐｃｈトランジスタと接続するキャパシタと、
   からなる請求項１記載の半導体装置。
4. 選択される前記ＤＲＡＭセルが前記キャパシタに電荷を蓄積して“１”状態を記憶している場合、
   前記センスアンプは前記ビット線対のうち前記ＤＲＡＭセルに結合する一方のビット線の電位を前記電源電圧に、他方のビット線電位を接地電圧よりも低い第１の電圧にそれぞれ増幅する請求項２記載の半導体装置。
5. 選択される前記ＤＲＡＭセルが前記キャパシタに電荷を蓄積して“１”状態を記憶している場合、
   前記センスアンプは前記ビット線対のうち前記ＤＲＡＭセルに結合する一方のビット線の電位を前記接地電圧に、他方のビット線電位を電源電圧よりも高い第２の電圧にそれぞれ増幅する請求項３記載の半導体装置。
6. 前記電源対及び／または前記ビット線対の電位を均等化するイコライズ回路を備え、
   前記イコライズ回路はＮｃｈトランジスタで構成される請求項２記載の半導体装置。
7. 前記電源対及び／または前記ビット線対の電位を均等化するイコライズ回路を備え、
   前記イコライズ回路はＰｃｈトランジスタで構成される請求項３記載の半導体装置。
8. 前記センスアンプ制御回路は負電圧レベルシフタをさらに備え、
   前記負電圧レベルシフタは前記センスアンプ制御回路に入力される電源電圧と接地電圧との振幅を有する信号を電源電圧と前記接地電圧よりも低い負電圧との振幅に変換する請求項２記載の半導体装置。
9. 前記センスアンプ制御回路は正電圧レベルシフタをさらに備え、
   前記正電圧レベルシフタは前記センスアンプ制御回路に入力される電源電圧と接地電圧との振幅を有する信号を前記電源電圧よりも高い正電圧と接地電圧との振幅に変換する請求項３記載の半導体装置。
10. 前記ＤＲＡＭセルのバックゲート電圧は前記接地電圧よりも低い請求項２記載の半導体装置。
11. 前記ＤＲＡＭセルのバックゲート電圧は前記電源電圧よりも高い請求項３記載の半導体装置。
12. 前記電源回路はさらに昇圧回路及び／または降圧回路とを備えることを特徴とする請求項１記載の半導体装置。
13. 前記キャパシタの一方の接点には前記ビット線対が前記センスアンプによって増幅されて到達する２つの電位の中間電位が入力されることを特徴とする請求項２または３に記載の半導体装置。
14. 前記半導体装置はさらに制御回路を備え、
    前記制御回路は前記センスアンプの増幅動作を制御するセンスアンプ活性信号を生成する請求項１に記載の半導体装置。
15. ＤＲＡＭセルと、
    第１電源と第２電源とからなる電源対が入力されるセンス回路と、
    電源電圧と接地電圧とが入力される電源回路と、
    前記電源対の電位を決定するセンスアンプ制御回路と、
    を備え、
    前記センス回路は前記ＤＲＡＭセルの記憶情報を増幅する前に前記ＤＲＡＭセルがいずれか一方に結合されるビット線対の電位を電源電位または接地電位にプリチャージし、
    前記センスアンプ制御回路は前記センス回路の増幅動作時に前記第１電源の電位を前記電源電圧よりも高く、又は前記第２電源の電位を前接地電圧よりも低く設定する半導体装置。
16. そのいずれか一方にＤＲＡＭセルが結合されるビット線対の電位を電源電位または接地電位のいずれかと同電位に設定し、
    前記ＤＲＡＭセルが接続されるワード線に選択電圧を与え、
    前記ビット線対に発生する電位差を前記電源電圧と前記接地電圧との差電位よりも大きく増幅するＤＲＡＭコントローラ。

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