JP2000132971A - 書き込みを高速化したメモリデバイス - Google Patents
書き込みを高速化したメモリデバイスInfo
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- Computer Hardware Design (AREA)
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Abstract
(57)【要約】 （修正有）
【課題】メモリセルへの書き込みを高速化し、サイクル
タイムを短縮すると共に、ビット線対間の微小電圧を十
分確保する。 【解決手段】ビット線及びワード線に接続されたセルト
ランジスタとセルキャパシタとを含むメモリセルを有す
るメモリデバイスに関し、メモリデバイスは、ビット線
を第１の電圧にプリチャージするプリチャージ回路と、
ビット線の電圧を検出し、当該ビット線をＨレベル用の
第２の電圧またはＬレベル用の第３の電圧に駆動するセ
ンスアンプと、セルキャパシタのＨレベル用書き込み電
圧を第２の電圧より低い第４の電圧にする様に、ワード
線を駆動するワード線駆動回路とを有する。第１の電圧
は第２の電圧と第３の電圧の中間値よりも低い。
タイムを短縮すると共に、ビット線対間の微小電圧を十
分確保する。 【解決手段】ビット線及びワード線に接続されたセルト
ランジスタとセルキャパシタとを含むメモリセルを有す
るメモリデバイスに関し、メモリデバイスは、ビット線
を第１の電圧にプリチャージするプリチャージ回路と、
ビット線の電圧を検出し、当該ビット線をＨレベル用の
第２の電圧またはＬレベル用の第３の電圧に駆動するセ
ンスアンプと、セルキャパシタのＨレベル用書き込み電
圧を第２の電圧より低い第４の電圧にする様に、ワード
線を駆動するワード線駆動回路とを有する。第１の電圧
は第２の電圧と第３の電圧の中間値よりも低い。
Description
【０００１】
【発明の属する技術分野】本発明は、１トランジスタ型
のメモリセルを有するメモリデバイスに関し、ビット線
からメモリセル内にＨレベルの電圧を書き込む速度を高
速化したメモリデバイス及びその駆動方法に関する。
のメモリセルを有するメモリデバイスに関し、ビット線
からメモリセル内にＨレベルの電圧を書き込む速度を高
速化したメモリデバイス及びその駆動方法に関する。
【０００２】
【従来の技術】１トランジスタ型のメモリセルを有する
ＤＲＡＭ（ダイナミックＲＡＭ）は、大容量化と共に、
低電源電圧化の傾向にある。例えば、現在、電源電圧が
３．３Ｖであるところ、更に電源電圧を２．５Ｖや１．
８Ｖにすることが提案されている。従って、かかる低電
源電圧のもとでも高速に読み出しと書き込みを行うこと
ができるＤＲＡＭの開発が必要である。
ＤＲＡＭ（ダイナミックＲＡＭ）は、大容量化と共に、
低電源電圧化の傾向にある。例えば、現在、電源電圧が
３．３Ｖであるところ、更に電源電圧を２．５Ｖや１．
８Ｖにすることが提案されている。従って、かかる低電
源電圧のもとでも高速に読み出しと書き込みを行うこと
ができるＤＲＡＭの開発が必要である。
【０００３】図１は、従来のＤＲＡＭの回路図である。
図１に示される通り、１対のビット線ＢＬ，／ＢＬと、
ワード線ＷＬ０，ＷＬ１との交差位置に、メモリセルＭ
Ｃ０，ＭＣ１がそれぞれ配置される。各メモリセルＭＣ
０，ＭＣ１は、トランジスタＱ０，Ｑ１とキャパシタＳ
Ｔとを有する。そして、ビット線対ＢＬ，／ＢＬには、
センスアンプＳＡと、ビット線間を短絡するイコライズ
回路２００と、ビット線対をプリチャージ電圧に駆動す
るプリチャージ回路１００とが設けられる。
図１に示される通り、１対のビット線ＢＬ，／ＢＬと、
ワード線ＷＬ０，ＷＬ１との交差位置に、メモリセルＭ
Ｃ０，ＭＣ１がそれぞれ配置される。各メモリセルＭＣ
０，ＭＣ１は、トランジスタＱ０，Ｑ１とキャパシタＳ
Ｔとを有する。そして、ビット線対ＢＬ，／ＢＬには、
センスアンプＳＡと、ビット線間を短絡するイコライズ
回路２００と、ビット線対をプリチャージ電圧に駆動す
るプリチャージ回路１００とが設けられる。
【０００４】図２は、図１の従来のＤＲＡＭの読み出し
動作を示す動作波形図である。図２に従って、読み出し
動作を簡単に説明する。先ず、ビット線対ＢＬ，／ＢＬ
が内部電源Ｖiiの半分のＶii／２にプリチャージされた
状態で、プリチャージとイコライズを解除する。この
時、ビット線対ＢＬ，／ＢＬは、一時的にフローティン
グ状態になる。そこで、ワード線ＷＬ0 が立ち上がる
と、Ｈレベルが記憶されているメモリセルＭＣ0 内のキ
ャパシタＳＴの電荷がビット線ＢＬに供給され、ビット
線ＢＬの電圧を微小電圧だけ上昇させる。そこで、セン
スアンプ活性化信号ＳＥ，／ＳＥがそれぞれ駆動される
ことで、センスアンプＳＡが、ビット線対の間の電圧差
を検出し、ビット線ＢＬを内部電源Ｖiiに、他方のビッ
ト線／ＢＬをグランド電圧ＧＮＤにそれぞれ駆動する。
そして、ビット線のレベルが、図示しないデータバス線
を介して外部に読み出される。
動作を示す動作波形図である。図２に従って、読み出し
動作を簡単に説明する。先ず、ビット線対ＢＬ，／ＢＬ
が内部電源Ｖiiの半分のＶii／２にプリチャージされた
状態で、プリチャージとイコライズを解除する。この
時、ビット線対ＢＬ，／ＢＬは、一時的にフローティン
グ状態になる。そこで、ワード線ＷＬ0 が立ち上がる
と、Ｈレベルが記憶されているメモリセルＭＣ0 内のキ
ャパシタＳＴの電荷がビット線ＢＬに供給され、ビット
線ＢＬの電圧を微小電圧だけ上昇させる。そこで、セン
スアンプ活性化信号ＳＥ，／ＳＥがそれぞれ駆動される
ことで、センスアンプＳＡが、ビット線対の間の電圧差
を検出し、ビット線ＢＬを内部電源Ｖiiに、他方のビッ
ト線／ＢＬをグランド電圧ＧＮＤにそれぞれ駆動する。
そして、ビット線のレベルが、図示しないデータバス線
を介して外部に読み出される。
【０００５】上記のセンスアンプＳＡによりビット線Ｂ
Ｌが内部電源レベルＶiiに駆動されるのに伴い、セルト
ランジスタＱ0 を介して、メモリセルＭＣ0 内のキャパ
シタＳＴの電圧も同様に内部電源レベルＶiiに駆動され
る。そして、やがてワード線ＷＬ0 が立ち下げられ、メ
モリセル内のキャパシタＳＴの電圧は、内部電源レベル
Ｖiiに保持される。そしてビット線リセット信号ＢＬＲ
の立ち上がりにより、ビット線対ＢＬ，／ＢＬは、再び
プリチャージ電圧Ｖii／２にリセットされる。
Ｌが内部電源レベルＶiiに駆動されるのに伴い、セルト
ランジスタＱ0 を介して、メモリセルＭＣ0 内のキャパ
シタＳＴの電圧も同様に内部電源レベルＶiiに駆動され
る。そして、やがてワード線ＷＬ0 が立ち下げられ、メ
モリセル内のキャパシタＳＴの電圧は、内部電源レベル
Ｖiiに保持される。そしてビット線リセット信号ＢＬＲ
の立ち上がりにより、ビット線対ＢＬ，／ＢＬは、再び
プリチャージ電圧Ｖii／２にリセットされる。
【０００６】図３は、図１の従来のＤＲＡＭの書き込み
動作を示す動作波形図である。書き込み動作の場合は、
図２の読み出し動作と異なり、センスアンプＳＡにより
ビット線対ＢＬ，／ＢＬが駆動された後に、図示しない
書き込み回路がビット線対ＢＬ，／ＢＬを駆動する。図
３の例では、メモリセルＭＣ0 に対して、Ｌレベルのデ
ータが読み出され、それと反対のＨレベルのデータが書
き込まれる動作が示される。この場合は、センスアンプ
ＳＡの状態が反転され、ビット線ＢＬがグランド電圧か
ら電源電圧Ｖiiまで駆動され、その電圧がメモリセルＭ
Ｃ0 のキャパシタＳＴに保持される。
動作を示す動作波形図である。書き込み動作の場合は、
図２の読み出し動作と異なり、センスアンプＳＡにより
ビット線対ＢＬ，／ＢＬが駆動された後に、図示しない
書き込み回路がビット線対ＢＬ，／ＢＬを駆動する。図
３の例では、メモリセルＭＣ0 に対して、Ｌレベルのデ
ータが読み出され、それと反対のＨレベルのデータが書
き込まれる動作が示される。この場合は、センスアンプ
ＳＡの状態が反転され、ビット線ＢＬがグランド電圧か
ら電源電圧Ｖiiまで駆動され、その電圧がメモリセルＭ
Ｃ0 のキャパシタＳＴに保持される。
【０００７】従来のＤＲＡＭは、図２に示される通り、
ビット線のプリチャージ電圧が内部電源Ｖiiの半分のＶ
ii／２に設定され、ビット線のＨレベル側の駆動電圧及
びそれに伴うメモリセル内のＨレベル用のキャパシタ電
圧が内部電源Ｖiiに設定される。そして、ビット線対が
Ｈレベル側の電圧ＶiiとＬレベル側のグランド電圧にそ
れぞれ駆動され、それぞれの電圧でメモリセル内のキャ
パシタが充電される。そして、ビット線対を短絡するこ
とで、再度ビット線対をプリチャージ電圧Ｖii／２にリ
セットする。
ビット線のプリチャージ電圧が内部電源Ｖiiの半分のＶ
ii／２に設定され、ビット線のＨレベル側の駆動電圧及
びそれに伴うメモリセル内のＨレベル用のキャパシタ電
圧が内部電源Ｖiiに設定される。そして、ビット線対が
Ｈレベル側の電圧ＶiiとＬレベル側のグランド電圧にそ
れぞれ駆動され、それぞれの電圧でメモリセル内のキャ
パシタが充電される。そして、ビット線対を短絡するこ
とで、再度ビット線対をプリチャージ電圧Ｖii／２にリ
セットする。
【０００８】
【発明が解決しようとする課題】しかしながら、上記従
来のメモリデバイスでは、メモリセルへの書き込み及び
再書き込み動作において、ビット線のＨレベル側の電圧
ＶBLD （＝Ｖii）とメモリセル内のキャパシタＳＴのＨ
レベル電圧ＶST（＝Ｖii）とが同じ電圧Ｖiiに設定され
るので、セルキャパシタＳＴの電圧ＶSTをＨレベル側の
電圧Ｖiiに引き上げるのに長時間を要する。即ち、メモ
リセルへの書き込み及び再書き込みにおいて、ワード線
ＷＬは、ビット線のＨレベル側の電圧Ｖiiよりもセルト
ランジスタの閾値電圧Ｖｔｈ１以上高い電圧に駆動され
る。従って、セルトランジスタのゲートには、十分に高
い電圧が印加される。しかしながら、ビット線の電圧Ｖ
iiとセルキャパシタＳＴの電圧ＶSTとの関係をみると、
セルキャパシタＳＴの電圧Ｖ STがビット線の電圧Ｖiiに
近づくにしたがって、セルトランジスタのソースドレイ
ン間電圧Ｖdsが小さくなり、ビット線からセルキャパシ
タＳＴ側への電流量が小さくなる。その結果、セルキャ
パシタＳＴの電圧ＶSTがビット線の電圧Ｖiiに達するま
での時間が長くなる。
来のメモリデバイスでは、メモリセルへの書き込み及び
再書き込み動作において、ビット線のＨレベル側の電圧
ＶBLD （＝Ｖii）とメモリセル内のキャパシタＳＴのＨ
レベル電圧ＶST（＝Ｖii）とが同じ電圧Ｖiiに設定され
るので、セルキャパシタＳＴの電圧ＶSTをＨレベル側の
電圧Ｖiiに引き上げるのに長時間を要する。即ち、メモ
リセルへの書き込み及び再書き込みにおいて、ワード線
ＷＬは、ビット線のＨレベル側の電圧Ｖiiよりもセルト
ランジスタの閾値電圧Ｖｔｈ１以上高い電圧に駆動され
る。従って、セルトランジスタのゲートには、十分に高
い電圧が印加される。しかしながら、ビット線の電圧Ｖ
iiとセルキャパシタＳＴの電圧ＶSTとの関係をみると、
セルキャパシタＳＴの電圧Ｖ STがビット線の電圧Ｖiiに
近づくにしたがって、セルトランジスタのソースドレイ
ン間電圧Ｖdsが小さくなり、ビット線からセルキャパシ
タＳＴ側への電流量が小さくなる。その結果、セルキャ
パシタＳＴの電圧ＶSTがビット線の電圧Ｖiiに達するま
での時間が長くなる。
【０００９】ＤＲＡＭは、一般に読み出し速度を上げる
ことが求められるが、メモリセルへの書き込みや再書き
込みの動作を短くすることで、ランダムアクセスにおけ
るサイクル時間を短縮することも要求されている。従っ
て、上記のメモリセルへの書き込み及び再書き込み動作
を短縮することは重要である。
ことが求められるが、メモリセルへの書き込みや再書き
込みの動作を短くすることで、ランダムアクセスにおけ
るサイクル時間を短縮することも要求されている。従っ
て、上記のメモリセルへの書き込み及び再書き込み動作
を短縮することは重要である。
【００１０】その場合、単にセルキャパシタの電圧をビ
ット線のＨレベル側の駆動電圧より低く設定すること
で、上記のセルトランジスタのＶdsが低下する領域での
緩慢な動作を解決することが考えられる。しかし、その
ような電圧の設定を行うと、ビット線のプリチャージ電
圧がビット線のＨレベル側の電圧の半分Ｖii／２に設定
されている場合、メモリセル内の低下したＨレベルの電
圧に応じてビット線の上昇電圧が小さくなり、センスア
ンプによるビット線対間の微小電圧差の検出が困難にな
る。
ット線のＨレベル側の駆動電圧より低く設定すること
で、上記のセルトランジスタのＶdsが低下する領域での
緩慢な動作を解決することが考えられる。しかし、その
ような電圧の設定を行うと、ビット線のプリチャージ電
圧がビット線のＨレベル側の電圧の半分Ｖii／２に設定
されている場合、メモリセル内の低下したＨレベルの電
圧に応じてビット線の上昇電圧が小さくなり、センスア
ンプによるビット線対間の微小電圧差の検出が困難にな
る。
【００１１】そこで、本発明は、メモリセルへの再書き
込み及び書き込み時間を短くすると共に、読み出し感度
を高くしたメモリデバイスを提供することにある。
込み及び書き込み時間を短くすると共に、読み出し感度
を高くしたメモリデバイスを提供することにある。
【００１２】更に、本発明は、低い電源電圧に対応する
ことが可能であり、更に、メモリセルへの再書き込み及
び書き込み時間を短くすることができるメモリデバイス
を提供することにある。
ことが可能であり、更に、メモリセルへの再書き込み及
び書き込み時間を短くすることができるメモリデバイス
を提供することにある。
【００１３】
【課題を解決するための手段】上記の目的を達成する為
に、本発明は、情報記憶用のセルキャパシタとビット線
及びワード線に接続されたセルトランジスタとを含むメ
モリセルを有するメモリデバイスにおいて、前記ビット
線を第１の電圧にプリチャージするプリチャージ回路
と、前記ビット線の電圧を検出し、当該ビット線をＨレ
ベル用の第２の電圧またはＬレベル用の第３の電圧に駆
動するセンスアンプと、前記セルキャパシタのＨレベル
用書き込み電圧を前記第２の電圧より低い第４の電圧に
する様に、前記ワード線を駆動するワード線駆動回路と
を有し、前記第１の電圧が、前記第２の電圧と第３の電
圧の中間値よりも低いことを特徴とする。
に、本発明は、情報記憶用のセルキャパシタとビット線
及びワード線に接続されたセルトランジスタとを含むメ
モリセルを有するメモリデバイスにおいて、前記ビット
線を第１の電圧にプリチャージするプリチャージ回路
と、前記ビット線の電圧を検出し、当該ビット線をＨレ
ベル用の第２の電圧またはＬレベル用の第３の電圧に駆
動するセンスアンプと、前記セルキャパシタのＨレベル
用書き込み電圧を前記第２の電圧より低い第４の電圧に
する様に、前記ワード線を駆動するワード線駆動回路と
を有し、前記第１の電圧が、前記第２の電圧と第３の電
圧の中間値よりも低いことを特徴とする。
【００１４】上記の発明によれば、ビット線のＨレベル
用の電圧（第２の電圧）よりもセルキャパシタのＨレベ
ル用の電圧（第４の電圧）を低く設定し、セルトランジ
スタのソース・ドレイン間電圧Ｖdsが０になることを防
止し、書き込みや再書き込み時の時間を短くする。更
に、ビット線のプリチャージ電圧（第１の電圧）を、ビ
ット線の振幅の半分より低く設定する。それにより、メ
モリセル内の電圧を低下させたことに伴ってビット線の
微小電圧値が低下することを防止することができる。
用の電圧（第２の電圧）よりもセルキャパシタのＨレベ
ル用の電圧（第４の電圧）を低く設定し、セルトランジ
スタのソース・ドレイン間電圧Ｖdsが０になることを防
止し、書き込みや再書き込み時の時間を短くする。更
に、ビット線のプリチャージ電圧（第１の電圧）を、ビ
ット線の振幅の半分より低く設定する。それにより、メ
モリセル内の電圧を低下させたことに伴ってビット線の
微小電圧値が低下することを防止することができる。
【００１５】本発明の好ましい例では、ビット線のプリ
チャージ電圧（第１の電圧）を、グランド電圧またはそ
の近傍の電圧に設定する。そして、メモリセル内の電荷
の有無により、ビット線の電圧を微小電圧分上昇するか
上昇しないかの電圧差を、ダミーセルにより発生させた
他方のビット線の基準電圧を利用して、検出する。そし
て、ビット線のプリチャージ電圧をグランド電圧あるい
はその近傍に設定することで、低電源電圧の場合でも、
センスアンプを正常に駆動させることが可能になる。
チャージ電圧（第１の電圧）を、グランド電圧またはそ
の近傍の電圧に設定する。そして、メモリセル内の電荷
の有無により、ビット線の電圧を微小電圧分上昇するか
上昇しないかの電圧差を、ダミーセルにより発生させた
他方のビット線の基準電圧を利用して、検出する。そし
て、ビット線のプリチャージ電圧をグランド電圧あるい
はその近傍に設定することで、低電源電圧の場合でも、
センスアンプを正常に駆動させることが可能になる。
【００１６】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面に従って説明する。しかしながら、本発明の技術
的範囲がその実施の形態に限定されるものではない。
て図面に従って説明する。しかしながら、本発明の技術
的範囲がその実施の形態に限定されるものではない。
【００１７】図４は、本発明のメモリデバイスのアーキ
テクチャを示す図である。図４には、実施の形態例１と
２の場合の、ビット線のプリチャージ電圧（第１の電
圧）Ｖ PR、ビット線のＨレベル側の駆動電圧ＶBLD 、メ
モリセル内のセルキャパシタへの書き込み電圧ＶST及び
ダミーセルの有無が示される。
テクチャを示す図である。図４には、実施の形態例１と
２の場合の、ビット線のプリチャージ電圧（第１の電
圧）Ｖ PR、ビット線のＨレベル側の駆動電圧ＶBLD 、メ
モリセル内のセルキャパシタへの書き込み電圧ＶST及び
ダミーセルの有無が示される。
【００１８】第１の実施の形態例では、ビット線のプリ
チャージ電圧ＶPRがグランドＧＮＤに、ビット線のＨレ
ベル側の駆動電圧ＶBLD が内部電源Ｖiiに、メモリセル
への書き込み電圧ＶSTが内部電源より所定電圧ΔＶだけ
低い電圧（Ｖii−ΔＶ）にそれぞれ設定される。そし
て、ビット線対の基準電圧を発生するために、ダミーセ
ルが設けられる。
チャージ電圧ＶPRがグランドＧＮＤに、ビット線のＨレ
ベル側の駆動電圧ＶBLD が内部電源Ｖiiに、メモリセル
への書き込み電圧ＶSTが内部電源より所定電圧ΔＶだけ
低い電圧（Ｖii−ΔＶ）にそれぞれ設定される。そし
て、ビット線対の基準電圧を発生するために、ダミーセ
ルが設けられる。
【００１９】第２の実施の形態例では、ビット線のプリ
チャージ電圧ＶPRが、内部電源Ｖiiの半分より低い電
圧、例えばＶii／３に設定され、それ以外の電圧
ＶBLD 、ＶSTは上記第１の実施の形態例と同じに設定さ
れる。即ち、ビット線のプリチャージ電圧ＶPRは、ビッ
ト線のＨレベル側の駆動電圧ＶBLD ＝Ｖiiの半分より
も、低い電圧に設定される。
チャージ電圧ＶPRが、内部電源Ｖiiの半分より低い電
圧、例えばＶii／３に設定され、それ以外の電圧
ＶBLD 、ＶSTは上記第１の実施の形態例と同じに設定さ
れる。即ち、ビット線のプリチャージ電圧ＶPRは、ビッ
ト線のＨレベル側の駆動電圧ＶBLD ＝Ｖiiの半分より
も、低い電圧に設定される。
【００２０】上記のアーキテクチャに設定することで、
第１に、メモリセルへの書き込み速度を速くすることが
できる。即ち、メモリセル内にＨレベルの電圧を書き込
む場合、ビット線の駆動電圧ＶBLD がセルキャパシタの
書き込み電圧ＶSTよりも高く設定されるので、セルトラ
ンジスタのＶdsは常に所定の電圧以上に維持され、ビッ
ト線からセルキャパシタへの電流流入の速度が遅くなる
ことはない。第２に、メモリセル内の電圧ＶSTは、ビッ
ト線の駆動電圧を内部電源Ｖiiより低くなるが、ビット
線のプリチャージ電圧ＶPRを、従来のビット線の振幅の
半分のＶii／２よりも低く設定したので、読み出し時の
メモリセル内の電荷によるビット線の上昇電圧値を十分
大きくすることができる。第３に、ビット線のプリチャ
ージ電圧ＶPRを低く設定したので、内部電源Ｖiiが低い
場合でも、センスアンプのＰ型のＭＯＳトランジスタを
十分駆動することができる。
第１に、メモリセルへの書き込み速度を速くすることが
できる。即ち、メモリセル内にＨレベルの電圧を書き込
む場合、ビット線の駆動電圧ＶBLD がセルキャパシタの
書き込み電圧ＶSTよりも高く設定されるので、セルトラ
ンジスタのＶdsは常に所定の電圧以上に維持され、ビッ
ト線からセルキャパシタへの電流流入の速度が遅くなる
ことはない。第２に、メモリセル内の電圧ＶSTは、ビッ
ト線の駆動電圧を内部電源Ｖiiより低くなるが、ビット
線のプリチャージ電圧ＶPRを、従来のビット線の振幅の
半分のＶii／２よりも低く設定したので、読み出し時の
メモリセル内の電荷によるビット線の上昇電圧値を十分
大きくすることができる。第３に、ビット線のプリチャ
ージ電圧ＶPRを低く設定したので、内部電源Ｖiiが低い
場合でも、センスアンプのＰ型のＭＯＳトランジスタを
十分駆動することができる。
【００２１】図５は、本発明の第１の実施の形態例のＤ
ＲＡＭの回路図である。図５において、図１に示した回
路と同じ部分には同じ引用番号を与えた。メモリセルＭ
Ｃ0、ＭＣ1 は、それぞれトランジスタＱ1 、Ｑ2 とキ
ャパシタＳＴとを有し、ビット線ＢＬ、／ＢＬとワード
線ＷＬ0 、ＷＬ1 との交差位置に配置される。センスア
ンプＳＡは、従来例と同様に、Ｐ型トランジスタＰ１〜
Ｐ３とＮ型トランジスタＮ１〜Ｎ３を有し、ビット線対
ＢＬ、／ＢＬにより駆動される。トランジスタＰ１とＮ
１のゲートにセンスアンプ活性化信号ＳＥ、／ＳＥが印
加されることにより、センスアンプＳＡは、ビット線対
間の電圧を検出し、ビット線対を内部電源Ｖiiとグラン
ド電圧Ｖssに駆動する。従って、ビット線のＨレベル側
の駆動電圧ＶBLD は、内部電源Ｖiiに設定される。
ＲＡＭの回路図である。図５において、図１に示した回
路と同じ部分には同じ引用番号を与えた。メモリセルＭ
Ｃ0、ＭＣ1 は、それぞれトランジスタＱ1 、Ｑ2 とキ
ャパシタＳＴとを有し、ビット線ＢＬ、／ＢＬとワード
線ＷＬ0 、ＷＬ1 との交差位置に配置される。センスア
ンプＳＡは、従来例と同様に、Ｐ型トランジスタＰ１〜
Ｐ３とＮ型トランジスタＮ１〜Ｎ３を有し、ビット線対
ＢＬ、／ＢＬにより駆動される。トランジスタＰ１とＮ
１のゲートにセンスアンプ活性化信号ＳＥ、／ＳＥが印
加されることにより、センスアンプＳＡは、ビット線対
間の電圧を検出し、ビット線対を内部電源Ｖiiとグラン
ド電圧Ｖssに駆動する。従って、ビット線のＨレベル側
の駆動電圧ＶBLD は、内部電源Ｖiiに設定される。
【００２２】ビット線対には、更に、リセット信号ＢＬ
Ｒに応答してビット線対間を短絡するイコライズ回路２
００と、リセット信号ＢＬＲに応答してビット線対Ｂ
Ｌ、／ＢＬをプリチャージ電圧ＶPRにするプリチャージ
回路１００とが設けられる。イコライズ回路２００は、
Ｎ型のトランジスタＮ４で構成され、プリチャージ回路
１００は、Ｎ型のトランジスタＮ５、Ｎ６で構成され
る。そして、プリチャージ電圧ＶPRは、グランド電圧Ｇ
ＮＤ（＝Ｖss）に設定される。
Ｒに応答してビット線対間を短絡するイコライズ回路２
００と、リセット信号ＢＬＲに応答してビット線対Ｂ
Ｌ、／ＢＬをプリチャージ電圧ＶPRにするプリチャージ
回路１００とが設けられる。イコライズ回路２００は、
Ｎ型のトランジスタＮ４で構成され、プリチャージ回路
１００は、Ｎ型のトランジスタＮ５、Ｎ６で構成され
る。そして、プリチャージ電圧ＶPRは、グランド電圧Ｇ
ＮＤ（＝Ｖss）に設定される。
【００２３】センスアンプＳＡが設けられるビット線対
とメモリセルＭＣが設けられるビット線対との間に、Ｎ
型トランジスタからなるビット線トランスファーゲート
Ｎ１０，Ｎ１１が設けられ、ビット線トランスファー信
号ＢＬＴにより導通し、メモリセルが接続されるビット
線対をセンスアンプに接続する。
とメモリセルＭＣが設けられるビット線対との間に、Ｎ
型トランジスタからなるビット線トランスファーゲート
Ｎ１０，Ｎ１１が設けられ、ビット線トランスファー信
号ＢＬＴにより導通し、メモリセルが接続されるビット
線対をセンスアンプに接続する。
【００２４】ビット線対ＢＬ，／ＢＬは、コラム選択信
号ＣＬに応答して導通するコラムゲートＮ２０、Ｎ２１
を介して、データバス線対ＤＢ、／ＤＢに接続される。
データバス線対ＤＢ、／ＤＢには、書き込みデータＤin
に応じてデータバス線対を駆動する書き込み回路３００
が設けられる。書き込み回路３００は、書き込みデータ
Ｄinに応じて、一方のデータバス線を内部電源Ｖiiまで
駆動し、他方のデータバス線をグランド電圧Ｖssまで駆
動する。書き込み回路３００は、同時に、コラムゲート
Ｎ２０、Ｎ２１を介してビット線対ＢＬ、／ＢＬも駆動
し、メモリセルへの書き込みを行う。
号ＣＬに応答して導通するコラムゲートＮ２０、Ｎ２１
を介して、データバス線対ＤＢ、／ＤＢに接続される。
データバス線対ＤＢ、／ＤＢには、書き込みデータＤin
に応じてデータバス線対を駆動する書き込み回路３００
が設けられる。書き込み回路３００は、書き込みデータ
Ｄinに応じて、一方のデータバス線を内部電源Ｖiiまで
駆動し、他方のデータバス線をグランド電圧Ｖssまで駆
動する。書き込み回路３００は、同時に、コラムゲート
Ｎ２０、Ｎ２１を介してビット線対ＢＬ、／ＢＬも駆動
し、メモリセルへの書き込みを行う。
【００２５】更に、ダミーメモリセルＤＭＣ0 、ＤＭＣ
1 がそれぞれのビット線に設けられる。ダミーワード線
ＤＷＬ0 、ＤＷＬ1 の一方を駆動することにより、一方
のビット線に読み出しの基準電圧を発生する。ビット線
のプリチャージ電圧ＶPRをグランド電圧にする場合は、
Ｈレベルを記憶するメモリセルによりビット線は微小電
圧だけ上昇するが、Ｌレベルを記憶するメモリセルの場
合は、ビット線の電圧は変化しないので、かかるダミー
セルによりそれらの中間の基準電圧を生成することが必
要になる。従って、ダミーメモリセルは、ビット線のプ
リチャージ電圧ＶPRがグランド電圧の場合に特有の構成
である。
1 がそれぞれのビット線に設けられる。ダミーワード線
ＤＷＬ0 、ＤＷＬ1 の一方を駆動することにより、一方
のビット線に読み出しの基準電圧を発生する。ビット線
のプリチャージ電圧ＶPRをグランド電圧にする場合は、
Ｈレベルを記憶するメモリセルによりビット線は微小電
圧だけ上昇するが、Ｌレベルを記憶するメモリセルの場
合は、ビット線の電圧は変化しないので、かかるダミー
セルによりそれらの中間の基準電圧を生成することが必
要になる。従って、ダミーメモリセルは、ビット線のプ
リチャージ電圧ＶPRがグランド電圧の場合に特有の構成
である。
【００２６】また、ワード線ＷＬ0 、ＷＬ1 は、それぞ
れワード線駆動回路ＷＬＤ0 、ＷＬＤ1 により駆動され
る。ワード線の駆動レベルは、内部電源Ｖiiより所定の
電圧Ａだけ高い電圧に設定される。この時の電圧Ａは、
セルトランジスタの閾値電圧Ｖｔｈより小さい電圧に設
定される。その結果、メモリセル内のセルキャパシタＳ
ＴのＨレベル側の書き込み電圧ＶSTは、ビット線ＢＬ，
／ＢＬのＨレベル側の駆動電圧ＶBLD よりも低くなる。
即ち、ワード線の駆動レベル（Ｖii＋Ａ）は、書き込み
電圧ＶSTにセルトランジスタＱの閾値電圧Ｖth1 分高い
ＶST＋Ｖth1 に設定される。
れワード線駆動回路ＷＬＤ0 、ＷＬＤ1 により駆動され
る。ワード線の駆動レベルは、内部電源Ｖiiより所定の
電圧Ａだけ高い電圧に設定される。この時の電圧Ａは、
セルトランジスタの閾値電圧Ｖｔｈより小さい電圧に設
定される。その結果、メモリセル内のセルキャパシタＳ
ＴのＨレベル側の書き込み電圧ＶSTは、ビット線ＢＬ，
／ＢＬのＨレベル側の駆動電圧ＶBLD よりも低くなる。
即ち、ワード線の駆動レベル（Ｖii＋Ａ）は、書き込み
電圧ＶSTにセルトランジスタＱの閾値電圧Ｖth1 分高い
ＶST＋Ｖth1 に設定される。
【００２７】図６は、第１の実施の形態例の読み出し動
作を示す動作波形図である。この動作波形図に従って、
第１の実施の形態例の読み出し動作を説明する。まず、
ビット線対ＢＬ，／ＢＬは、グランド電圧にプリチャー
ジされている。その時、第１の実施の形態例では、ワー
ド線ＷＬは、負電圧に維持される。ビット線対ＢＬ，／
ＢＬのプリチャージ電圧がグランド電圧であるので、非
選択状態のメモリセルのセルトランジスタが導通または
リークしないように、セルトランジスタのゲートに接続
されるワード線ＷＬの電圧が、負電圧に維持される。プ
リチャージ期間が終了すると、ビット線のプリチャージ
信号ＢＬＲが立ち下がり、ワード線ＷＬ 0 とダミーワー
ド線ＤＷＬ1 が立ち上がる。ワード線ＷＬ0 は、ワード
線駆動回路ＷＬＤ0 により内部電源Ｖiiよりも所定の電
圧Ａだけ高い電圧（Ｖii＋Ａ）に駆動される。図６の例
は、メモリセルＭＣ0 がＨレベルを保持し、そのセルキ
ャパシタＳＴの電圧ＶSTがＨレベルの電圧の場合であ
る。
作を示す動作波形図である。この動作波形図に従って、
第１の実施の形態例の読み出し動作を説明する。まず、
ビット線対ＢＬ，／ＢＬは、グランド電圧にプリチャー
ジされている。その時、第１の実施の形態例では、ワー
ド線ＷＬは、負電圧に維持される。ビット線対ＢＬ，／
ＢＬのプリチャージ電圧がグランド電圧であるので、非
選択状態のメモリセルのセルトランジスタが導通または
リークしないように、セルトランジスタのゲートに接続
されるワード線ＷＬの電圧が、負電圧に維持される。プ
リチャージ期間が終了すると、ビット線のプリチャージ
信号ＢＬＲが立ち下がり、ワード線ＷＬ 0 とダミーワー
ド線ＤＷＬ1 が立ち上がる。ワード線ＷＬ0 は、ワード
線駆動回路ＷＬＤ0 により内部電源Ｖiiよりも所定の電
圧Ａだけ高い電圧（Ｖii＋Ａ）に駆動される。図６の例
は、メモリセルＭＣ0 がＨレベルを保持し、そのセルキ
ャパシタＳＴの電圧ＶSTがＨレベルの電圧の場合であ
る。
【００２８】ワード線ＷＬ0 の立ち上がりに応答して、
セルトランジスタＱ0 が導通し、セルキャパシタＳＴ内
の電荷により、ビット線ＢＬの電圧が、グランド電圧か
ら微小電圧ΔＶBLだけ上昇する。また、ダミーワード線
ＤＷＬ1 の立ち上がりに応答して、ダミーメモリセルＤ
ＭＣ1 を介して、もう一方のビット線／ＢＬも上記微小
電圧ΔＶBLの約半分の電圧だけ上昇する。
セルトランジスタＱ0 が導通し、セルキャパシタＳＴ内
の電荷により、ビット線ＢＬの電圧が、グランド電圧か
ら微小電圧ΔＶBLだけ上昇する。また、ダミーワード線
ＤＷＬ1 の立ち上がりに応答して、ダミーメモリセルＤ
ＭＣ1 を介して、もう一方のビット線／ＢＬも上記微小
電圧ΔＶBLの約半分の電圧だけ上昇する。
【００２９】この時、ビット線のプリチャージ電圧ＶPR
がグランド電圧であるので、メモリセルＭＣ0 からビッ
ト線ＢＬに流れ込む電荷量ΔＱは、 ΔＱ＝ＶST・ＣST 但し、ＣSTはキャパシタＳＴの容量である。また、ダミ
ーメモリセルによる他方のビット線／ＢＬに流れ込む電
荷量は、その半分に設定される。したがって、ビット線
対間の微小電圧差を生成するための電荷量は、 ΔＱ／２＝ＶST・ＣST／２ （１） となる。
がグランド電圧であるので、メモリセルＭＣ0 からビッ
ト線ＢＬに流れ込む電荷量ΔＱは、 ΔＱ＝ＶST・ＣST 但し、ＣSTはキャパシタＳＴの容量である。また、ダミ
ーメモリセルによる他方のビット線／ＢＬに流れ込む電
荷量は、その半分に設定される。したがって、ビット線
対間の微小電圧差を生成するための電荷量は、 ΔＱ／２＝ＶST・ＣST／２ （１） となる。
【００３０】ここで、仮にビット線プリチャージ電圧Ｖ
PRが、従来例の如くビット線のＨレベルの電圧の半分の
Ｖii／２であるとすると、ビット線対間の電圧差を生成
するための電荷量は、 ΔＱ＝（ＶST−Ｖii／２）・ＣST となり、ＶST＝Ｖii−ΔＶであるので、 ΔＱ＝｛ＶST−（ＶST＋ΔＶ）／２｝・ＣST ＝（ＶST−ΔＶ）・ＣST／２ （２） となる。上記の式（１）の電荷量に比較して、ΔＶ・Ｃ
ST／２分だけ少なくなる。
PRが、従来例の如くビット線のＨレベルの電圧の半分の
Ｖii／２であるとすると、ビット線対間の電圧差を生成
するための電荷量は、 ΔＱ＝（ＶST−Ｖii／２）・ＣST となり、ＶST＝Ｖii−ΔＶであるので、 ΔＱ＝｛ＶST−（ＶST＋ΔＶ）／２｝・ＣST ＝（ＶST−ΔＶ）・ＣST／２ （２） となる。上記の式（１）の電荷量に比較して、ΔＶ・Ｃ
ST／２分だけ少なくなる。
【００３１】上記の如く、メモリセル内のＨレベル側の
電圧をビット線のＨレベル駆動電圧よりΔＶだけ低くし
た場合、従来の様にビット線のプリチャージ電圧をＶii
／２にすると、メモリセル内の電荷により生成されるビ
ット線対間の電圧差が少なくなる。それに対して、上記
の第１の実施の形態例の如く、ビット線のプリチャージ
電圧をグランド電圧とすると、上記式（１）の様に、従
来例と同等の電圧差をビット線対間に生成することがで
きる。
電圧をビット線のＨレベル駆動電圧よりΔＶだけ低くし
た場合、従来の様にビット線のプリチャージ電圧をＶii
／２にすると、メモリセル内の電荷により生成されるビ
ット線対間の電圧差が少なくなる。それに対して、上記
の第１の実施の形態例の如く、ビット線のプリチャージ
電圧をグランド電圧とすると、上記式（１）の様に、従
来例と同等の電圧差をビット線対間に生成することがで
きる。
【００３２】図６に戻り、ビット線対間に微小電圧ΔＶ
BL／２が生成された後、センスアンプ活性化信号ＳＥ，
／ＳＥに応答してセンスアンプＳＡが活性化する。セン
スアンプＳＡでは、センスアンプ活性化信号ＳＥ，／Ｓ
Ｅにより、トランジスタＮ１、Ｐ１が導通し、ノードｎ
１がグランド電圧側に、ノードｎ２が内部電源Ｖii側に
それぞれ駆動される。そして、グランド電圧近傍で微小
電圧ΔＶBL／２だけ異なるビット線対の電圧は、主に、
ソース端子がノードｎ２に共通に接続されたＰ型トラン
ジスタＰ２，Ｐ３により検出され、導通するトランジス
タＰ２がビット線ＢＬを内部電源Ｖiiに引き上げる。そ
して、ビット線ＢＬが内部電源Ｖii側に引き上げられる
と、Ｎ型トランジスタＮ３が導通し、他方のビット線／
ＢＬをグランド電圧側に引き下げる。その結果、ビット
線ＢＬは内部電源Ｖiiの電圧に、他方のビット線／ＢＬ
はグランド電圧にそれぞれ駆動される。即ち、ビット線
のＨレベル側の電圧ＶBLD は内部電源Ｖiiとなる。
BL／２が生成された後、センスアンプ活性化信号ＳＥ，
／ＳＥに応答してセンスアンプＳＡが活性化する。セン
スアンプＳＡでは、センスアンプ活性化信号ＳＥ，／Ｓ
Ｅにより、トランジスタＮ１、Ｐ１が導通し、ノードｎ
１がグランド電圧側に、ノードｎ２が内部電源Ｖii側に
それぞれ駆動される。そして、グランド電圧近傍で微小
電圧ΔＶBL／２だけ異なるビット線対の電圧は、主に、
ソース端子がノードｎ２に共通に接続されたＰ型トラン
ジスタＰ２，Ｐ３により検出され、導通するトランジス
タＰ２がビット線ＢＬを内部電源Ｖiiに引き上げる。そ
して、ビット線ＢＬが内部電源Ｖii側に引き上げられる
と、Ｎ型トランジスタＮ３が導通し、他方のビット線／
ＢＬをグランド電圧側に引き下げる。その結果、ビット
線ＢＬは内部電源Ｖiiの電圧に、他方のビット線／ＢＬ
はグランド電圧にそれぞれ駆動される。即ち、ビット線
のＨレベル側の電圧ＶBLD は内部電源Ｖiiとなる。
【００３３】ワード線ＷＬ0 の駆動電圧ＶWLは、セルト
ランジスタＱ0 の閾値電圧をＶth1とすると、 ＶWL＝ＶST＋Ｖth1 になるように設定される。そして、メモリセルＭＣ0 内
のセルキャパシタＳＴの電圧は、ビット線ＢＬが内部電
源Ｖiiに駆動されるのに応じて、Ｈレベル側の電圧ＶST
まで引き上げられる。この時、メモリセルのＨレベル側
の電圧ＶSTがビット線ＢＬの駆動電圧Ｖiiよりも低く
（ＶST＜Ｖii）設定されているので、導通状態にあるセ
ルトランジスタＱ0 のドレイン・ソース間電圧ＶDSは、
常に所定の電圧（Ｖii−ＶST＝ΔＶ）以上を有するの
で、セルキャパシタＳＴの電圧は、短時間でＨレベル側
の電圧ＶSTに達することができる。
ランジスタＱ0 の閾値電圧をＶth1とすると、 ＶWL＝ＶST＋Ｖth1 になるように設定される。そして、メモリセルＭＣ0 内
のセルキャパシタＳＴの電圧は、ビット線ＢＬが内部電
源Ｖiiに駆動されるのに応じて、Ｈレベル側の電圧ＶST
まで引き上げられる。この時、メモリセルのＨレベル側
の電圧ＶSTがビット線ＢＬの駆動電圧Ｖiiよりも低く
（ＶST＜Ｖii）設定されているので、導通状態にあるセ
ルトランジスタＱ0 のドレイン・ソース間電圧ＶDSは、
常に所定の電圧（Ｖii−ＶST＝ΔＶ）以上を有するの
で、セルキャパシタＳＴの電圧は、短時間でＨレベル側
の電圧ＶSTに達することができる。
【００３４】ビット線対がグランド電圧と内部電圧まで
駆動されると、コラムゲートＮ２０，Ｎ２１が導通し、
ビット線対の電圧が、データバス線対ＤＢ，／ＤＢを介
して図示しない読み出し回路から読み出される。
駆動されると、コラムゲートＮ２０，Ｎ２１が導通し、
ビット線対の電圧が、データバス線対ＤＢ，／ＤＢを介
して図示しない読み出し回路から読み出される。
【００３５】データの読み出しが終了すると、ワード線
ＷＬ0 が立ち下がり、負電圧となる。そして、センスア
ンプ活性化信号ＳＥ，／ＳＥも非活性化状態に戻り、リ
セット信号ＢＬＲが立ち上がる。リセット信号ＢＬＲに
応答して、イコライズ回路２００のトランジスタＮ４が
導通すると同時に、リセット回路１００のトランジスタ
Ｎ５，Ｎ６も導通し、ビット線対ＢＬ，／ＢＬはグラン
ド電圧にプリチャージされる。
ＷＬ0 が立ち下がり、負電圧となる。そして、センスア
ンプ活性化信号ＳＥ，／ＳＥも非活性化状態に戻り、リ
セット信号ＢＬＲが立ち上がる。リセット信号ＢＬＲに
応答して、イコライズ回路２００のトランジスタＮ４が
導通すると同時に、リセット回路１００のトランジスタ
Ｎ５，Ｎ６も導通し、ビット線対ＢＬ，／ＢＬはグラン
ド電圧にプリチャージされる。
【００３６】以上の動作説明で明らかな通り、メモリセ
ルのＨレベル側の電圧ＶSTをビット線のＨレベル側の電
圧ＶBLD ＝Ｖiiより低く設定したので、ビット線の駆動
に伴うメモリセル内のセルキャパシタへの電荷の流入が
早く、短時間で設定電圧ＶSTにすることができる。しか
も、ビット線のプリチャージ電圧をグランド電圧に設定
したので、メモリセルのＨレベル側の電圧をビット線の
駆動電圧よりも低くしても、ビット線対に生成される微
小電圧差は、従来例と同等に維持される。したがって、
センスアンプによる読み出しの容易性を維持しつつ、メ
モリセルへの再書き込みの速度を上げることが可能にな
る。
ルのＨレベル側の電圧ＶSTをビット線のＨレベル側の電
圧ＶBLD ＝Ｖiiより低く設定したので、ビット線の駆動
に伴うメモリセル内のセルキャパシタへの電荷の流入が
早く、短時間で設定電圧ＶSTにすることができる。しか
も、ビット線のプリチャージ電圧をグランド電圧に設定
したので、メモリセルのＨレベル側の電圧をビット線の
駆動電圧よりも低くしても、ビット線対に生成される微
小電圧差は、従来例と同等に維持される。したがって、
センスアンプによる読み出しの容易性を維持しつつ、メ
モリセルへの再書き込みの速度を上げることが可能にな
る。
【００３７】図７は、第１の実施の形態例の書き込み動
作を示す動作波形図である。図７の例は、図５の回路例
において、メモリセルＭＣ0 にＬレベルのデータが記憶
されている状態から、書き込み回路３００によりメモリ
セルＭＣ0 にＨレベルのデータが書き込まれる動作が示
される。ビット線のＨレベル駆動電圧ＶBLD 、メモリセ
ルのＨレベル電圧ＶST、ビット線のプリチャージ電圧Ｖ
PRの設定は、上記した通りである。
作を示す動作波形図である。図７の例は、図５の回路例
において、メモリセルＭＣ0 にＬレベルのデータが記憶
されている状態から、書き込み回路３００によりメモリ
セルＭＣ0 にＨレベルのデータが書き込まれる動作が示
される。ビット線のＨレベル駆動電圧ＶBLD 、メモリセ
ルのＨレベル電圧ＶST、ビット線のプリチャージ電圧Ｖ
PRの設定は、上記した通りである。
【００３８】最初にワード線ＷＬ 0とダミーワード線Ｄ
ＷＬ1 が立ち上がり、ビット線対間に微小電圧が生成さ
れる。ビット線ＢＬはグランド電圧のまま、他方のビッ
ト線／ＢＬはダミーメモリセルにより微小電圧だけ上昇
する。そして、センスアンプＳＡが活性化され、ビット
線ＢＬはグランド電圧のまま、他方のビット線／ＢＬは
内部電源Ｖii（＝ＶBLD ）まで駆動される。
ＷＬ1 が立ち上がり、ビット線対間に微小電圧が生成さ
れる。ビット線ＢＬはグランド電圧のまま、他方のビッ
ト線／ＢＬはダミーメモリセルにより微小電圧だけ上昇
する。そして、センスアンプＳＡが活性化され、ビット
線ＢＬはグランド電圧のまま、他方のビット線／ＢＬは
内部電源Ｖii（＝ＶBLD ）まで駆動される。
【００３９】その後、コラムゲートＮ２０，Ｎ２１が導
通し、書き込み回路３００がデータバス線対ＤＢとビッ
ト線ＢＬを内部電源Ｖiiに駆動し、もう一方のデータバ
ス線／ＤＢとビット線／ＢＬをグランド電圧に駆動す
る。そして、Ｈレベルに駆動されたビット線ＢＬから、
メモリセルＭＣ 0内のセルキャパシタＳＴが充電され、
セルキャパシタの電圧がＨレベルの電圧ＶSTになる。こ
の書き込み動作においても、ビット線のＨレベルの電圧
ＶBLD ＝Ｖiiが、メモリセル内の電圧ＶSTよりも高いの
で、セルトランジスタＱ0 のドレイン・ソース電圧ＶDS
が常に所定の電圧以上となり、短時間で書き込み動作が
終了する。
通し、書き込み回路３００がデータバス線対ＤＢとビッ
ト線ＢＬを内部電源Ｖiiに駆動し、もう一方のデータバ
ス線／ＤＢとビット線／ＢＬをグランド電圧に駆動す
る。そして、Ｈレベルに駆動されたビット線ＢＬから、
メモリセルＭＣ 0内のセルキャパシタＳＴが充電され、
セルキャパシタの電圧がＨレベルの電圧ＶSTになる。こ
の書き込み動作においても、ビット線のＨレベルの電圧
ＶBLD ＝Ｖiiが、メモリセル内の電圧ＶSTよりも高いの
で、セルトランジスタＱ0 のドレイン・ソース電圧ＶDS
が常に所定の電圧以上となり、短時間で書き込み動作が
終了する。
【００４０】その後は、ワード線ＷＬ0 が立ち下がり、
センスアンプ活性化信号ＳＥ，／ＳＥが非活性化され、
リセット信号ＢＬＲに応答して、ビット線対がグランド
電圧にプリチャージされる。
センスアンプ活性化信号ＳＥ，／ＳＥが非活性化され、
リセット信号ＢＬＲに応答して、ビット線対がグランド
電圧にプリチャージされる。
【００４１】図８は、従来例と第１の実施の形態例のシ
ミュレーション波形を示す図である。図８（Ａ）は、図
１，２等に示した従来例の場合の、ワード線を立ち上げ
てセンスアンプを活性化した時の、ビット線対ＢＬ．／
ＢＬとメモリセル内のセルキャパシタＳＴの電圧の変化
を示す。ビット線ＢＬのＨレベルの駆動電圧とメモリセ
ル内の電圧とが等しくなるように設定されているので、
メモリセル内の電圧（図中ＳＴ）の上昇は、緩慢であ
る。
ミュレーション波形を示す図である。図８（Ａ）は、図
１，２等に示した従来例の場合の、ワード線を立ち上げ
てセンスアンプを活性化した時の、ビット線対ＢＬ．／
ＢＬとメモリセル内のセルキャパシタＳＴの電圧の変化
を示す。ビット線ＢＬのＨレベルの駆動電圧とメモリセ
ル内の電圧とが等しくなるように設定されているので、
メモリセル内の電圧（図中ＳＴ）の上昇は、緩慢であ
る。
【００４２】それに対して、図８（Ｂ）は、第１の実施
の形態例の場合の波形図である。ビット線ＢＬの駆動電
圧がセルキャパシタＳＴの電圧よりも高く設定されてい
るので、メモリセル内の電圧の上昇は、従来例に比較し
て急峻となる。
の形態例の場合の波形図である。ビット線ＢＬの駆動電
圧がセルキャパシタＳＴの電圧よりも高く設定されてい
るので、メモリセル内の電圧の上昇は、従来例に比較し
て急峻となる。
【００４３】図９は、第２の実施の形態例の書き込みの
動作波形図である。第２の実施の形態例では、第１の実
施の形態例と同様に、メモリセル内のＨレベル側の電圧
ＶSTは、ビット線のＨレベル側の駆動電圧ＶBLD より低
く設定される。そして、ビット線のプリチャージ電圧Ｖ
PRが、第１の実施の形態例と異なり、内部電源Ｖiiの半
分とグランド電圧との間の電圧、例えば内部電源Ｖiiの
約１／３、に設定される。したがって、ワード線の立ち
上がりに応答して、Ｈレベルを記憶しているメモリセル
によりビット線の電圧が上昇し、また、Ｌレベルを記憶
しているメモリセルによりビット線の電圧が下降するの
で、ビット線のプリチャージ電圧が基準電圧として利用
され、ダミーメモリセルは不要である。したがって、第
２の実施の形態例は、図５の回路からダミーセルＤＭＣ
とダミーワード線ＤＷＬが省略された回路図になる。
動作波形図である。第２の実施の形態例では、第１の実
施の形態例と同様に、メモリセル内のＨレベル側の電圧
ＶSTは、ビット線のＨレベル側の駆動電圧ＶBLD より低
く設定される。そして、ビット線のプリチャージ電圧Ｖ
PRが、第１の実施の形態例と異なり、内部電源Ｖiiの半
分とグランド電圧との間の電圧、例えば内部電源Ｖiiの
約１／３、に設定される。したがって、ワード線の立ち
上がりに応答して、Ｈレベルを記憶しているメモリセル
によりビット線の電圧が上昇し、また、Ｌレベルを記憶
しているメモリセルによりビット線の電圧が下降するの
で、ビット線のプリチャージ電圧が基準電圧として利用
され、ダミーメモリセルは不要である。したがって、第
２の実施の形態例は、図５の回路からダミーセルＤＭＣ
とダミーワード線ＤＷＬが省略された回路図になる。
【００４４】ビット線のプリチャージ電圧ＶPRがＶii／
３の場合は、Ｖii／２の場合よりも、センスアンプは低
い内部電源に対してより適正に動作する。また、ビット
線間の微小電圧ΔＶBLを生成する電荷量も、プリチャー
ジ電圧がＶii／２の場合よりも多くなる。
３の場合は、Ｖii／２の場合よりも、センスアンプは低
い内部電源に対してより適正に動作する。また、ビット
線間の微小電圧ΔＶBLを生成する電荷量も、プリチャー
ジ電圧がＶii／２の場合よりも多くなる。
【００４５】図９に示される通り、ビット線対ＢＬ，／
ＢＬは、Ｖii／３の電圧にプリチャージされる。そし
て、ワード線ＷＬ 0の立ち上がりに応答して、Ｌレベル
を記憶するメモリセルＭＣ0 内のキャパシタがビット線
ＢＬから電荷を吸収し、ビット線ＢＬの電圧を低下させ
る。そして、他方のビット線／ＢＬはプリチャージ電圧
Vii ／３を維持する。センスアンプが活性化されると、
ビット線ＢＬがグランド電圧側に、他方のビット線／Ｂ
Ｌが内部電源Ｖii側にそれぞれ駆動される。その後、書
き込み回路がビット線ＢＬを内部電源Ｖiiに駆動し、メ
モリセル内のキャパシタＳＴの電圧が、Ｈレベルの電圧
ＶSTに駆動される。そして、リセット信号ＢＬＲに応答
して、ビット線対ＢＬ，／ＢＬがＶii／３にプリチャー
ジされる。
ＢＬは、Ｖii／３の電圧にプリチャージされる。そし
て、ワード線ＷＬ 0の立ち上がりに応答して、Ｌレベル
を記憶するメモリセルＭＣ0 内のキャパシタがビット線
ＢＬから電荷を吸収し、ビット線ＢＬの電圧を低下させ
る。そして、他方のビット線／ＢＬはプリチャージ電圧
Vii ／３を維持する。センスアンプが活性化されると、
ビット線ＢＬがグランド電圧側に、他方のビット線／Ｂ
Ｌが内部電源Ｖii側にそれぞれ駆動される。その後、書
き込み回路がビット線ＢＬを内部電源Ｖiiに駆動し、メ
モリセル内のキャパシタＳＴの電圧が、Ｈレベルの電圧
ＶSTに駆動される。そして、リセット信号ＢＬＲに応答
して、ビット線対ＢＬ，／ＢＬがＶii／３にプリチャー
ジされる。
【００４６】第２の実施の形態例の場合も、ビット線か
らメモリセルへの書き込みが短時間で行われる。また、
ビット線のプリチャージ電圧がグランド電圧側に近いの
で、低内部電源で駆動されるセンスアンプを正常に動作
させることができ、また、ビット線対間に十分な微小電
圧を生成することができる。
らメモリセルへの書き込みが短時間で行われる。また、
ビット線のプリチャージ電圧がグランド電圧側に近いの
で、低内部電源で駆動されるセンスアンプを正常に動作
させることができ、また、ビット線対間に十分な微小電
圧を生成することができる。
【００４７】
【発明の効果】以上説明した通り、本発明によれば、メ
モリセル内のＨレベル側の電圧を、ビット線の駆動電圧
よりも低く設定したので、メモリセルへの書き込み及び
再書き込み時において、セルトランジスタのドレイン・
ソース間電圧ＶDSを常に所定電圧以上にすることがで
き、ビット線の駆動電圧によるメモリセルへの書き込み
の速度を速めることができる。更に、ビット線のプリチ
ャージ電圧をビット線の振幅の半分よりも低くしたの
で、メモリセルにより生成されるビット線対間の微小電
圧を十分大きくすることができる。更に、ビット線のプ
リチャージ電圧が低く設定されるので、低電源でもセン
スアンプを適正に動作させることができる。
モリセル内のＨレベル側の電圧を、ビット線の駆動電圧
よりも低く設定したので、メモリセルへの書き込み及び
再書き込み時において、セルトランジスタのドレイン・
ソース間電圧ＶDSを常に所定電圧以上にすることがで
き、ビット線の駆動電圧によるメモリセルへの書き込み
の速度を速めることができる。更に、ビット線のプリチ
ャージ電圧をビット線の振幅の半分よりも低くしたの
で、メモリセルにより生成されるビット線対間の微小電
圧を十分大きくすることができる。更に、ビット線のプ
リチャージ電圧が低く設定されるので、低電源でもセン
スアンプを適正に動作させることができる。
【図１】従来のＤＲＡＭの回路図である。
【図２】図１の従来のＤＲＡＭの読み出し動作を示す動
作波形図である。
作波形図である。
【図３】図１の従来のＤＲＡＭの書き込み動作を示す動
作波形図である。
作波形図である。
【図４】本発明のメモリデバイスのアーキテクチャを示
す図である。
す図である。
【図５】第１の実施の形態例のＤＲＡＭの回路図であ
る。
る。
【図６】第１の実施の形態例の読み出し動作を示す動作
波形図である。
波形図である。
【図７】第１の実施の形態例の書き込み動作を示す動作
波形図である。
波形図である。
【図８】従来例と第１の実施の形態例のシミュレーショ
ン波形を示す図である。
ン波形を示す図である。
【図９】第２の実施の形態例の書き込みの動作波形図で
ある。
ある。
ＷＬ ワード線 ＢＬ ビット線 ＭＣ メモリセル ＳＴ セルキャパシタ Ｑ セルトランジスタ ＶST メモリセル内のＨレベル側電圧 ＶPR ビット線のプリチャージ電圧 ＶBLD ビット線のＨレベル側電圧 Ｖii 内部電源 ＳＡ センスアンプ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 瀧田 雅人 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 中村 俊和 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 北本 綾子 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 川畑 邦範 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 加納 英樹 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 長谷川 正智 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 古賀 徹 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 石井 祐樹 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 Ｆターム(参考） 5B024 AA15 BA05 BA07 BA13 CA07
Claims (7)
- 【請求項１】情報記憶用のセルキャパシタとビット線及
びワード線に接続されたセルトランジスタとを含むメモ
リセルを有するメモリデバイスにおいて、 前記ビット線を第１の電圧にプリチャージするプリチャ
ージ回路と、 前記ビット線の電圧を検出し、当該ビット線をＨレベル
用の第２の電圧またはＬレベル用の第３の電圧に駆動す
るセンスアンプと、 前記セルキャパシタのＨレベル用書き込み電圧を前記第
２の電圧より低い第４の電圧にする様に、前記ワード線
を駆動するワード線駆動回路とを有し、 前記第１の電圧が、前記第２の電圧と第３の電圧の中間
値よりも低いことを特徴とするメモリデバイス。 - 【請求項２】請求項１において、 前記ワード線駆動回路は、前記ワード線を前記第４の電
圧より前記セルトランジスタの閾値電圧以上高い第５の
電圧に駆動することを特徴とするメモリデバイス。 - 【請求項３】請求項１または２において、 前記第１の電圧が、グランド電圧であることを特徴とす
るメモリデバイス。 - 【請求項４】請求項１または２において、 前記ビット線には、前記ワード線の駆動に伴って当該ビ
ット線に基準電圧を生成するダミーセルが設けられるこ
とを特徴とするメモリデバイス。 - 【請求項５】請求項３において、 前記ワード線駆動回路は、前記ワード線の非選択電圧を
負電圧にすることを特徴とするメモリデバイス。 - 【請求項６】請求項１において、 更に、書き込みデータに応じて前記ビット線を駆動する
書き込み回路を有し、前記書き込み回路は、前記ビット
線をＨレベル用の第２の電圧に駆動することを特徴とす
るメモリデバイス。 - 【請求項７】情報記憶用のセルキャパシタとビット線及
びワード線に接続されたセルトランジスタとを含むメモ
リセルを有するメモリデバイスの駆動方法において、 前記ビット線を第１の電圧にプリチャージする工程と、 前記ワード線の駆動に伴って前記ビット線の電圧を検出
し、当該ビット線をＨレベル用の第２の電圧またはＬレ
ベル用の第３の電圧に駆動する工程と、 前記セルキャパシタのＨレベル用書き込み電圧を前記第
２の電圧より低い第４の電圧にする様に、前記ワード線
を駆動する工程とを有し、 前記第１の電圧が、前記第２の電圧と第３の電圧の中間
値よりも低いことを特徴とするメモリデバイスの駆動方
法。
Priority Applications (3)
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|---|---|---|---|
| JP30566298A JP4326049B2 (ja) | 1998-10-27 | 1998-10-27 | 書き込みを高速化したメモリデバイス |
| US09/317,902 US6115284A (en) | 1998-10-27 | 1999-05-25 | Memory device with faster write operation |
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| JP4326049B2 JP4326049B2 (ja) | 2009-09-02 |
Family
ID=17947847
Family Applications (1)
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|---|---|---|---|---|
| JP2001143463A (ja) * | 1999-08-31 | 2001-05-25 | Fujitsu Ltd | １対のセルにデータを記憶するｄｒａｍ |
| JP2009076144A (ja) * | 2007-09-21 | 2009-04-09 | Nec Electronics Corp | 半導体装置 |
| CN113966534A (zh) * | 2019-06-14 | 2022-01-21 | 美光科技公司 | 开放页偏置技术 |
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| US7336121B2 (en) * | 2001-05-04 | 2008-02-26 | Samsung Electronics Co., Ltd. | Negative voltage generator for a semiconductor memory device |
| US6972983B2 (en) * | 2002-03-21 | 2005-12-06 | Infineon Technologies Aktiengesellschaft | Increasing the read signal in ferroelectric memories |
| JP2004221473A (ja) * | 2003-01-17 | 2004-08-05 | Renesas Technology Corp | 半導体記憶装置 |
| JP5518409B2 (ja) * | 2009-09-15 | 2014-06-11 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置、半導体記憶装置、及び半導体装置を含む情報処理システム |
| US9013941B2 (en) * | 2013-03-15 | 2015-04-21 | Intel Corporation | DRAM with pulse sense amp |
-
1998
- 1998-10-27 JP JP30566298A patent/JP4326049B2/ja not_active Expired - Fee Related
-
1999
- 1999-05-25 US US09/317,902 patent/US6115284A/en not_active Expired - Lifetime
- 1999-06-08 KR KR1019990021081A patent/KR100302046B1/ko not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001143463A (ja) * | 1999-08-31 | 2001-05-25 | Fujitsu Ltd | １対のセルにデータを記憶するｄｒａｍ |
| JP2009076144A (ja) * | 2007-09-21 | 2009-04-09 | Nec Electronics Corp | 半導体装置 |
| CN113966534A (zh) * | 2019-06-14 | 2022-01-21 | 美光科技公司 | 开放页偏置技术 |
| CN113966534B (zh) * | 2019-06-14 | 2023-03-10 | 美光科技公司 | 开放页偏置技术 |
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|---|---|
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| KR20000028588A (ko) | 2000-05-25 |
| JP4326049B2 (ja) | 2009-09-02 |
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