JP3344654B2

JP3344654B2 - 改善されたページ・モード性能を有するダイナミック・ランダム・アクセス・メモリおよびその方法

Info

Publication number: JP3344654B2
Application number: JP06996292A
Authority: JP
Inventors: リック・ティ・チェン
Original assignee: Motorola Solutions Inc; Motorola Inc
Current assignee: Motorola Solutions Inc
Priority date: 1991-02-25
Filing date: 1992-02-21
Publication date: 2002-11-11
Anticipated expiration: 2017-11-11
Also published as: JPH0589667A; US5241503A

Description

【発明の詳細な説明】

【０００１】

【発明の分野】本発明は、一般にメモリに関し、さらに
詳しくは、ページ・モード・アクセス・サイクルを実行
するダイナミック・ランダム・アクセス・メモリに関す
る。

【０００２】

【従来の技術および発明が解決しようとする課題】現在
の多くのコンピュータ・システム設計では、ページ・モ
ード・メモリ・アクセス・サイクルを実行できるデータ
・プロセッサを利用している。市販の集積回路ダイナミ
ック・ランダム・アクセス・メモリ（ＤＲＡＭ）は、ペ
ージ・モード・サイクルを実行できなければならない。
従来のＤＲＡＭアクセス・サイクルでは、行(row) アド
レスがＤＲＡＭに与えられる。そして「反転ＲＡＳ」と
いう信号がアクティブになり、有効な行アドレスが存在
することを示す。そこで、ＤＲＡＭは行デコーディング
を実行し、その行アドレスに応答してワード・ラインを
アクティブにする。ワード・ラインに結合された各メモ
リ・セルは、その内容を対応する差動ビット・ライン対
に与える。そして、列(column)アドレスという第２のア
ドレスが有効になり、「反転ＣＡＳ」という信号は有効
な列アドレスが存在することを示す。この列アドレス
は、一つのビット・ラインを選択するために用いられ、
この選択されたビット・ライン上の差動電位として表さ
れるデータが、その後外部から与えられる。各連続する
サイクルでは、行デコーディングの次に列デコーディン
グが行なわれる。しかし、ページ・モードでは、行アド
レスがワード・ラインを選択してから、列アドレスのみ
がそれ以降の２つまたはそれ以上のサイクル中に与えら
れる。ページ・モードは、行デコーディングを繰り返し
実行して同じワード・ラインを選択するタスクをＤＲＡ
Ｍから省くことにより、システム性能を改善している。
メモリに格納されるデータは隣接するメモリ・アドレス
からアクセスされる可能性が高いので、ページ・モード
は有効的である。そのため、ページ・モード中に性能を
最大限にすべくＤＲＡＭを設計することは有利である。

【０００３】

【課題を解決するための手段】従って、一例として、メ
モリ・セル，分離手段およびセンス増幅器によって構成
されるダイナミック・ランダム・アクセス・メモリが提
供される。メモリ・セルはワード・ラインによってアク
ティブになり、アクティブになったときそこに格納され
たビットに応答して、真および補数ビット・ラインに差
動電圧を与える。分離手段は、真および補数ビット・ラ
インを真および補数センス・ラインにそれぞれ結合し、
アクセス・サイクル開始から所定の時間後に、真および
補数ビット・ラインを真および補数センス・ラインから
分離する。センス増幅器は、真および補数センス・ライ
ンに結合され、アクセス・サイクルに応答して、真セン
ス・ラインと補数センス・ラインとの間の差動電圧をラ
ッチする。

【０００４】別の例では、ページ・モード・サイクル中
のダイナミック・ランダム・アクセス・メモリの性能を
向上させる方法が提供される。ダイナミック・ランダム
・アクセス・メモリは、第１ワード・ラインによってア
クティブになる複数のメモリ・セルから成り、そこに格
納されたビットに応答して、複数のビット・ライン対の
対応する真および補数ビット・ラインに差動電圧を与え
る。この方法は、各メモリ・セルに格納されたビットを
対応する真および補数ビット・ラインに与える段階と、
各真および補数ビット・ラインの差動電圧を対応する真
および補数センス・ライン上でラッチする段階と、各真
および補数ビット・ラインを対応する真および補数セン
ス・ラインから分離する段階と、各真ビット・ラインと
補数ビット・ラインとの間の電圧を等化する段階と、選
択されたビット・ライン対に対応する真および補数セン
ス・ラインを真および補数入力／出力信号ラインに結合
する段階と、各真および補数センス・ラインを対応する
真および補数ビット・ラインにそれぞれ再結合する段階
とによって構成される。

【０００５】これらおよびその他の目的，特徴および利
点は、添付の図面と共に以下の詳細な説明からより明ら
かになる。

【０００６】

【実施例】図１は、従来技術で既知のダイナミック・ラ
ンダム・アクセス・メモリ２０の部分的なブロック概略
図である。メモリ２０のすべての信号および機能ブロッ
クが図１に図示されているわけではなく、本発明を理解
するうえで重要なものだけが示されていることに留意さ
れたい。メモリ２０は、行デコーダ２１，列デコーダ２
２，メモリ・アレイ２３，ビット・ライン等化ブロック
２４，センス増幅器２５，Ｎチャンネル・トランジスタ
２６，２７およびデータ入力／出力バッファ２８から成
る。行デコーダ２１は、「行アドレス(ROW ADDRESS) 」
と記されたアドレスを受け取り、「反転ＲＡＳ」と記さ
れた行アドレス・ストローブ信号の立ち下がりエッジに
応答して、このアドレスをラッチする。これに応答し
て、行デコーダ２１は、複数のワード・ラインのうち一
つのワード・ライン、例えば図１で「ＷＬ０」と記され
たワード・ラインまたは「ＷＬ１」と記されたワード・
ラインをアクティブにする。信号「反転ＲＡＳ」がアク
ティブになったことに応答して、行デコーダ２１はビッ
ト・ライン・センス増幅器２５をアクティブにし、信号
「反転ＲＡＳ」が非アクティブになったことに応答し
て、ビット・ライン等化ブロック２４をアクティブにす
る。

【０００７】メモリ・アレイ２３では、複数のメモリ・
セルが複数のワード・ラインと複数のビット・ライン対
との交点に配置されている。例えば、代表的なメモリ・
セル３０，３１が図１に示されている。メモリ・セル３
０はＷＬ０によってアクティブになり、「ＢＬ」と記さ
れたビット・ラインに結合される。メモリ・セルはＷＬ
１によってアクティブになり、「反転ＢＬ」と記された
ビット・ラインに結合される。メモリ・アレイ２３は、
一つのビット・ラインのみに出力を与えるメモリ・セル
を含む。例えば、メモリ・セル３０は、ＷＬ０がアクテ
ィブになった場合に、電圧をＢＬのみに与える。しか
し、反転ＢＬ上の電圧が所定のレベルに維持されている
ため、メモリ・セル３０に格納されたビットがＢＬと反
転ＢＬとの間の差動電圧として表される。図示の例で
は、ＷＬ０がアクティブになると、反転ＢＬは正の電源
電圧の約２分の１に維持される。そのため、バイナリ
「１」がメモリ・セル３０に格納される場合、メモリ・
セル３０はＢＬに正の電源電圧の２分の１を越える電圧
を与える。逆に、バイナリ「０」ががメモリ・セル３０
に格納されると、メモリ・セル３０はＢＬに正の電源電
圧の２分の１以下の電圧を与える。従って、メモリ３０
はＷＬ０とビット・ライン対ＢＬ，反転ＢＬとの交点に
位置するとみなすことができる。

【０００８】反転ＲＡＳがアクティブになると、行デコ
ーダ２１はセンス増幅器２５をアクティブにする。セン
ス増幅器２５は、ＢＬおよび反転ＢＬの両方に結合さ
れ、また「ＳＡ」および「反転ＳＡ」と記されている対
応するセンス増幅器ノードに結合されている。リード・
サイクル中にアクティブになると、センス増幅器２５
は、ＢＬと反転ＢＬとの間のわずかな差動電圧を増加
し、ＢＬおよび反転ＢＬ上の電圧をほぼ正の電源電圧ま
たは負の電源電圧まで増加する。ライト・サイクル中に
アクティブになると、センス増幅器２５は選択されたメ
モリ・セルの内容を上書きするため追加電流を与える。
信号「反転ＲＡＳ」が非アクティブになることによって
示されるアクセス・サイクルの終了時に、行デコーダ２
１は、ＢＬと反転ＢＬとの間の電圧を等化するビット・
ライン等化ブロック２４をアクティブにする。

【０００９】列デコーダ２２は、「列アドレス(COLUMN
ADDRESS)」と記された列アドレスを受け取り、「反転Ｃ
ＡＳ」と記された列アドレス・ストローブ信号がアクテ
ィブになると、列アドレスをラッチする。トランジスタ
２６は、ノード「ＳＡ」に結合された第１電流電極，列
デコーダ２２に結合されたゲートおよび「ＩＯ」と記さ
れた入力／出力信号ラインに結合された第２電流電極を
有する。トランジスタ２７は、ノード「反転ＳＡ」に接
続された第１電流電極，列デコーダ２２に接続されたゲ
ートおよび「反転ＩＯ」と記された入力／出力信号ライ
ンに接続された第２電流電極を有する。どの電流電極が
トランジスタ２６，２７のソースまたはドレインになる
かは、印加される電圧によって異なり、従って以下の説
明ではこれらのトランジスタの端子の指定は汎用的なも
のであることに留意されたい。列アドレスが有効の場
合、列デコーダ２２は選択された列内のトランジスタ２
６，２７に対応するトランジスタをアクティブにする。
データ入力／出力バッファ２８はＩＯおよび反転ＩＯに
結合され、また「Ｄ０」と記された外部データ信号にも
結合され、「反転Ｗ」と記されたライト信号を受け取
る。リード・サイクル中に、信号「反転Ｗ」が非アクテ
ィブになると、データ入力／出力バッファ２８は、ＩＯ
と反転ＩＯとの間の差動電圧に応答して、出力信号とし
てＤ０を与える。ライト・サイクル中に、信号「反転
Ｗ」がアクティブになると、データ入力／出力バッファ
２８は、入力信号としてＤ０を受け取り、ＩＯと反転Ｉ
Ｏとの間の差動電圧としてＤ０を与える。

【００１０】メモリ２０において、行アドレスおよび列
アドレスは、「アドレス(ADDRESS)と記された一群の信
号ライン上で多重化される。１サイクル中に、行デコー
ディングが最初に行なわれ、その次に列デコーディング
が行なわれる。しかし、ワード・ラインがアクティブに
なると、次のサイクルで非アクティブになる必要はな
い。行デコーディングによりワード・ラインがアクティ
ブになり、列デコーディングが２回以上行なわれるサイ
クルをページ・モードという。例えば、図１において、
行デコーダ２１はＷＬ０をアクティブにする。そこでＷ
Ｌ０に接続された各メモリ・セルは、その内容を対応す
るビット・ライン対に結合する。ついで、行デコーダ２
１は、対応するビット・ライン対に結合されたセンス増
幅器をアクティブにする。第１の後続サイクルにおい
て、第１列アドレスが列デコーダ２２に与えられ、反転
ＣＡＳがアサートされる。ついで、選択されたメモリ・
セルが読み出されるか、あるいは書き込まれる。しかし
サイクル終了時に、反転ＣＡＳはネゲートされるが、反
転ＲＡＳはアクティブのままである。第２列アドレスが
列デコーダ２２に与えられ、反転ＣＡＳがアサートされ
ると、後続サイクルが開始する。ついで、リードまたは
ライト・サイクルが完了する。従って、同じ行アドレス
が連続するアクセスに用いられ、そして列アドレスのみ
がアクセス間で変化する場合に、ページ・モード・サイ
クルが行なわれる。行デコーディング段階は削除される
ので、ページ・モード・アクセスは高速になる。

【００１１】図２は、従来技術で周知の図１のランダム
・アクセス・メモリの一部の概略図である。図１の素子
に対応する素子には同様な参照番号が当てられている。
図２は、メモリ・セル３０，３１，ビット・ライン等化
ブロック２４（参照番号２４が当てられている一つのト
ランジスタ）およびセンス増幅器２５を詳細に示す。メ
モリ・セル３０は、Ｎチャンネル・トランジスタ３２お
よびコンデンサ３３から成る。メモリ・セル３１は、Ｎ
チャンネル・トランジスタ３４およびコンデンサ３５か
ら成る。等化ブロック２４は、参照番号２４が当てられ
た一つのＮチャンネル・トランジスタとして示されてい
る。センス増幅器２５は、Ｐチャンネル・トランジスタ
４０，４１およびＮチャンネル・トランジスタ４２，４
３，４４，４５から成る。２つのコンデンサ５０，５１
は、ＢＬおよび反転ＢＬにそれぞれ結合されて示されて
いる。

【００１２】メモリ・セル３０では、トランジスタ３２
は、ＢＬに結合された第１電流電極と、ＷＬ０を受け取
るゲートと、第２電流電極とを有する。コンデンサ３３
は、トランジスタ３２の第２電流電極に結合された第１
端子と、「ＣＰＬＡＴＥ」と記された電圧を受け取る第
２端子とを有する。ＣＰＬＡＴＥは、負の電源電圧に対
して、正の電源電圧の約２分の１に等しい基準電圧であ
り、図示の例では約２．５Ｖ（正の電源電圧が５Ｖで、
負の電源電圧が０Ｖ）である。メモリ・セル３１におい
て、コンデンサ３４は、ＣＰＬＡＴＥを受け取る第１端
子と、第２端子とを有する。トランジスタ３５は、コン
デンサ３４の第２端子に接続された第１電流電極と、Ｗ
Ｌ１を受け取るゲートと、反転ＢＬに接続された第２電
流電極とを有する。トランジスタ２４は、ＢＬに接続さ
れた第１電流電極と、「ＥＱ」と記された等化信号を受
け取るゲートと、反転ＢＬに接続された第２電流電極と
を有する。センス増幅器２５において、トランジスタ４
０は、「ＳＡＰ」と記された信号を受け取るソースと、
反転ＢＬに接続されたゲートと、ＢＬに接続されたドレ
インとを有する。トランジスタ４１は、信号「ＳＡＰ」
を受け取るソースと、ＢＬに接続されたゲートと、反転
ＢＬに接続されたドレインとを有する。トランジスタ４
２は、ＢＬに接続された第１電流電極と、「ＶDD」と記
された正の電源電圧端子に接続されたゲートと、ノード
ＳＡにおいてトランジスタ２６の第１電流電極に接続さ
れた第２電流電極とを有する。トランジスタ４３は、反
転ＢＬに接続された第１電流電極と、ＶDDに接続された
ゲートと、ノード「反転ＳＡ」においてトランジスタ２
７の第１電流電極に接続された第２電流電極とを有す
る。トランジスタ４４は、ノードＳＡにおいてトランジ
スタ４２の第２電流電極に接続されたドレインと、トラ
ンジスタ４３の第２電流電極に接続されたゲートと、
「反転ＳＡＮ」と記されたセンス信号を受け取るソース
とを有する。トランジスタ４５は、ノード「反転ＳＡ」
でトランジスタ４３の第２電流電極に接続されたドレイ
ンと、トランジスタ４２の第２電流電極に接続されたゲ
ートと、信号「反転ＳＡＮ」を受け取るソースとを有す
る。コンデンサ５０は、ＢＬに接続された第１端子と、
「ＶSS」と記された負の電源電圧端子に接続された第２
端子とを有する。コンデンサ５１は、反転ＢＬに接続さ
れた第１端子と、ＶSSに接続された第２端子とを有す
る。コンデンサ５０，５１は、ＢＬと反転ＢＬとに分配
される容量をそれぞれ表すディスクリート・コンデンサ
として示されている。

【００１３】メモリ・セル３０，３１はそれぞれ、一つ
のコンデンサと一つのトランジスタを含んでいる。例え
ば、メモリ・セル３０について考えてみる。バイナリ
「１」がメモリ・セル３０に格納されると、約ＶDD（図
示の例では５Ｖ）の電圧が第１端子に印加され、約２．
５Ｖの電圧がその第１および第２端子両端に現われる。
バイナリ「０」がメモリ・セル３０に格納されると、約
ＶSS（図示の例では０Ｖ）の電圧が第１端子に印加さ
れ、約−２．５Ｖの電圧がその第１および第２端子に現
われる。ワード・ライン３２がアクティブになると、ト
ランジスタ３２は導通状態になり、コンデンサ３３はそ
の電荷をＢＬに結合する。ＢＬは、サイクルの開始時は
約２．５Ｖである。従って、ＢＬ上の電圧は、メモリ・
セル３０に格納されるバイナリ「１」またはバイナリ
「０」に応答してそれぞれ増減される。一方、反転ＢＬ
は約２．５Ｖのままである。そのため、ＢＬと反転ＢＬ
との間の差動電圧は、ＷＬ０がアクティブの場合にメモ
リ・セル３０の内容に応答して発生する。この差動電圧
は比較的小さい。これは、コンデンサ３３がＢＬを充電
あるいは放電すると、コンデンサ５０は電荷をそれぞれ
受け取るかあるいは与えて、コンデンサ３３を部分的に
オフセットするためである。メモリ・セル３１は、ＷＬ
１がアクティブの場合も同様に動作することが明らかで
ある。

【００１４】図１において説明したように行アドレス(R
OW ADDRESS) と反転ＲＡＳとに応答して、行デコーダ２
１は信号「ＳＡＰ」と「反転ＳＡＮ」とを与え、センス
増幅器２５をアクティブにする。ＳＡＰは約ＶDDの高論
理でアクティブであり、反転ＳＡＮは約ＶSSの低論理で
アクティブである。センス増幅器２５がアクティブの場
合、トランジスタ４０，４１はプルアップ部を構成す
る。反転ＢＬがＢＬよりも小さい場合、トランジスタ４
０はトランジスタ４１に比べ導通状態が高く、ＢＬ上の
電圧をより高速に増加する。トランジスタ４４，４５
は、センス増幅器２５のプルダウン部を構成する。反転
ＢＬがＢＬよりも小さい場合、トランジスタ４５はトラ
ンジスタ４４に比べ導通状態が高く、反転ＢＬの電圧を
より高速に低減する。そのため、プルアップ部およびプ
ルダウン部は協調して動作し、ＢＬと反転ＢＬとの間の
小さな差動電圧を高速に検出し、メモリ・セルによって
与えられる小さい差動電圧を約５Ｖの大きな差動電圧に
変換する。トランジスタ４２，４３は常に導通状態であ
り、抵抗器として動作し、トランジスタ４４，４５，２
６，２７によって加えられる容量のＢＬおよび反転ＢＬ
に対する影響を低減する。

【００１５】ページ・モード・サイクルを実施すること
によって図２のメモリ部について問題が生じる。まず、
書き込みスピードは極めて遅い。これは、図１のデータ
入力／出力バッファ２８は、トランジスタ４２，４３に
よって形成される比較的大きい抵抗を介して、センス増
幅器２５だけでなく、ビット・ラインＢＬおよび反転Ｂ
Ｌに蓄積された電荷（コンデンサ５０，５１によってそ
れぞれ表される）も克服しなければならないためであ
る。第２に、アクティブになったビット・ラインに結合
される非選択メモリ・セルの閾値下(subthreshold)リー
ク電流は高くなる。これは、ビット・ラインにはほぼ正
または負の電源電圧が与えられるためである。例えば、
ＷＬ０がアクティブであるが、ビット・ラインＢＬ，反
転ＢＬが列デコーディングにより選択されていないと仮
定する。センス増幅器２５は、メモリ・セル３０によっ
て与えられる小さい電圧を検出し、ＢＬおよび反転ＢＬ
上で正または負の電源電圧のいずれかで電圧を与える。
ＢＬおよび反転ＢＬ上の極端な電圧により、メモリ・セ
ル３０，３１内のトランジスタ３２，３５にはかなりの
リーク電流が流れる。なぜならば、リーク電流は閾値電
圧とドレイン・ソース間電圧とに比例するためである。
リーク電流は、メモリ・セルの対応する蓄積コンデンサ
を放電するように働く。長いページ・モード・サイクル
終了までに、累積リークが大きくなって、格納されたメ
モリ・ビット値が失うことがある。リークに起因するデ
ータの破壊は、メモリのソフト・エラー率（ＳＥＲ: so
ft errorrate ）を増加する。第３に、ページ・モード
における複数のリードおよびライト・サイクル中に、電
力消費が高くなる。これは、コンデンサ５０，５１の寄
生ビット・ライン容量の充電／放電が繰り返されるため
である。

【００１６】図３は、本発明による、図２の部分に対応
するダイナミック・ランダム・アクセス・メモリの一部
の概略図である。ここでも、対応する素子には同様な参
照番号が当てられている。唯一の相違点は、図３のセン
ス増幅器２５ａが図２のセンス増幅器２５に取って代わ
っていることである。センス増幅器２５ａは、Ｐチャン
ネル・トランジスタ６０，６１，Ｎチャンネル・トラン
ジスタ６２，６３，Ｐチャンネル・トランジスタ６４，
６５およびＮチャンネル・トランジスタ６６，６７から
成る。トランジスタ６０は、「ＳＡＰ１」と記された信
号を受け取るソースと、反転ＢＬに接続されたゲート
と、ＢＬに接続されたドレインとを有する。トランジス
タ６１は、ＳＡＰ１を受け取るソースと、ＢＬに接続さ
れたゲートと、反転ＢＬに接続されたドレインとを有す
る。トランジスタ６２は、ＢＬに接続された第１電流電
極と、「ＩＳＯ」と記された信号を受け取るゲートと、
トランジスタ２６の第１電流電極に接続された第２電流
電極とを有する。トランジスタ６３は、反転ＢＬに接続
された第１電流電極と、信号ＩＳＯを受け取るゲート
と、トランジスタ２７の第１電流電極に接続された第２
電流電極とを有する。トランジスタ６４は、「ＳＡＰ
２」と記された信号を受け取るソースと、トランジスタ
６３の第２電流電極に接続されたゲートと、トランジス
タ６２の第２電流電極に接続されたドレインとを有す
る。トランジスタ６５は、ＳＡＰ２を受け取るソース
と、トランジスタ６２の第２電流電極に接続されたゲー
トと、トランジスタ６３の第２電流電極に接続されたド
レインとを有する。トランジスタ６６は、トランジスタ
６２の第２電流電極に接続されたドレインと、トランジ
スタ６３の第２電流電極に接続されたゲートと、信号
「反転ＳＡＮ」を受け取るソースとを有する。トランジ
スタ６７は、トランジスタ６３の第２電流電極に結合さ
れた第１電流電極と、トランジスタ６２の第２電流電極
に接続されたゲートと、信号「反転ＳＡＮ」を受け取る
第２電流電極とを有する。

【００１７】センス増幅器２５ａは２つの機能を果た
す。第１に、センス増幅器２５ａは、ＢＬと反転ＢＬと
の間の差動電圧を検出し、そしてアクティブになると、
その検出された差動電圧をラッチする。ラッチされた電
圧は、ページ・モードのそれ以降のサイクル中に読み出
しおよび書き込みが可能になる。反転ＲＡＳが非アクテ
ィブになることによって示されるようにページ・モード
・サイクルが完了すると、ラッチされた電圧は選択され
たメモリ・セルに結合され、そこに格納されたビットを
更新しリフレッシュする。第２に、センス増幅器２５ａ
は、ＢＬおよび反転ＢＬをセンス増幅器の残りの部分か
ら分離して、ＢＬおよび反転ＢＬの等化が開始される。

【００１８】図４は、図３に関する信号のタイミング図
を示す。図３と共に図４を参照して、信号「反転ＲＡ
Ｓ」が「ｔ０」と記された時間においてアクティブにな
り、有効行アドレスを示すと、信号ＥＱは非アクティブ
になり、ＢＬおよび反転ＢＬの電圧が分離する。その少
し後で、ＷＬ０などのワード・ラインがアクティブにな
る。ＷＬ０がアクティブになると、メモリ・セル３０は
そこに格納されたビットに応答して、ＢＬ上の電圧を増
加または低減する。ただし、図４において、信号ＢＬお
よび反転ＢＬはプリチャージ電圧から分離して示されて
いることに留意されたい。しかし、一方のビット・ライ
ン電圧のみが変化し、他方のビット・ライン電圧はプリ
チャージ電圧に維持され、ＢＬと反転ＢＬとの間の差動
電圧はメモリ・セル３０に格納されたビットを表すよう
になる。ＩＳＯは高論理であり、トランジスタ６２，６
３を導通状態にし、抵抗として機能させる。ＳＡＰ２は
高論理になり、反転ＳＡＮは低論理になって、センス増
幅器２５ａをアクティブにする。トランジスタ６４，６
５，６６，６７は協調して、ＢＬと反転ＢＬとの間の小
さな差動電圧を検出し、「ｔ１」と記された時間にこの
差動電圧を約ＶDDまたはＶSSに増加する。その直後、Ｉ
ＳＯは非アクティブになり、トランジスタ６４，６５，
６６，６７をＢＬおよび反転ＢＬから分離する。その
後、ＥＱはアクティブになり、トランジスタ２４を導通
状態にし、ＢＬと反転ＢＬとを互いに結合させる。従っ
て、図４の信号のタイミングは、信号「反転ＲＡＳ」が
アクティブになることにより得られる。

【００１９】信号「反転ＳＡＮ」，「ＳＡＰ１」，「Ｓ
ＡＰ２」は、（ＶDD／２）、すなわち約２．５Ｖにプリ
チャージされる。反転ＲＡＳがアクティブになることに
応答して、信号「反転ＳＡＮ」および「ＳＡＰ２」はア
クティブになり、トランジスタ６４，６５、６６，６７
は導通状態になり、一体でラッチとして機能し、メモリ
・セル３０の値を格納する。すべての列では対応するセ
ンス増幅器がＷＬ０上でメモリ・セルの電圧をラッチし
ているので、メモリ２０は、残りのページ・モード・サ
イクルにおいてＮ×１(N-by-one)スタティック・ランダ
ム・アクセス・メモリ（ＳＲＡＭ）として機能する。た
だし、Ｎは列の数である。ページ・モードにおける後続
のサイクルでは、ＢＬおよび反転ＢＬ上の電圧に影響を
与えずに、そこに格納された値を読み出したり、あるい
は書き込んだりすることができる。格納された値がデー
タ信号Ｄ０として外部から与えられるか、あるいは上書
きされるかは、当然、反転Ｗおよび列アドレスの状態に
よって決まる。

【００２０】「ｔ２」と記された時間におけるページ・
モードサイクルの終了時点で、反転ＲＡＳはネゲートさ
れる。この時点は、アクセス・サイクルの終了時点でも
ある。ＥＱは非アクティブになり、ＩＳＯは再びアクテ
ィブになり、ＳＡと反転ＳＡとをＢＬと反転ＢＬとにそ
れぞれ結合する。センス増幅器２５ａによってラッチさ
れた値は、ページ・モードサイクル中に修正された可能
性があるが、この値はメモリ３０に与えられる。ＩＳＯ
がアクティブになった直後に、ＳＡＰ１は「ｔ３」と記
された時間においてアクティブになり、高論理電圧とし
て与えられるビット・ライン上の電圧を約ＶDDに増加す
る。低論理として与えられるビット・ラインは約ＶSSで
ある。そのため、ページ・モードサイクルの終了におい
て、選択されたメモリ・セルの値は更新され、非修正メ
モリ・セルの電荷はリフレッシュされる。

【００２１】ページ・モード・メモリにセンス増幅器を
用いることは、少なくとも３つの利点がある。第１に、
図１のデータ入力／出力バッファ２８はセンス増幅器と
これに関連する寄生容量とを克服するだけでよいので、
ライト・サイクルのスピードが改善される。ビット・ラ
イン（コンデンサ５０，５１）の容量と、選択されたワ
ード・ライン（例えば、ＷＬ０がアクティブの場合、メ
モリ・セル３０のコンデンサ３３）に結合されたメモリ
・セルの容量とは、トランジスタ６２，６３によってそ
こから分離される。第２に、ページ・モード中に、ＢＬ
と反転ＢＬとは、ＶDDとＶSSとの間の差の２分の１、す
なわち約２．５Ｖでほぼ等化される。そのため、非選択
メモリ・セルの閾値下リークは一桁低減され、ＳＥＲも
低減される。第３に、データ入力／出力バッファ２８
は、図２の従来のページ・モード・サイクルにおけるよ
うにビット・ラインのすべての容量ではなく、リード／
修正／ライト・サイクルのライト部分においてのみセン
ス増幅器ラッチの寄生容量を充電および放電するだけで
よいため、ページ・モードのリード／修正／ライト・サ
イクルの電力消費が低減される。

【００２２】図５は、本発明の第２実施例による図３の
ダイナミック・ランダム・アクセス・メモリの一部の概
略図である。ここでも、図３の素子に対応する素子には
同様な参照番号が当てられている。図５と図３との間の
唯一の相違点は、図５ではセンス増幅器２５ｂが図３の
センス増幅器２５ａに取って代わっていることである。
図５のセンス増幅器２５ｂと図３のセンス増幅器２５ａ
との間の唯一の相違点は、センス増幅器２５ｂではトラ
ンジスタ６４，６５が省略されていることである。セン
ス増幅器２５ｂに必要な回路面積は、センス増幅器２５
ａのそれよりも小さい。しかし、信号ＩＳＯがアクティ
ブおよび非アクティブになるタイミングはさらに厳密に
なる。これは、不適切なタイミングにより極めて低い平
衡ビット・ライン電圧が生じるためである。サイクル中
に信号「反転ＳＡＮ」のみがアクティブになると、低平
衡ビット・ライン電圧が生じる。サイクル終了時に、ビ
ット・ラインは、（ＶDD／２）電圧の一方のビット・ラ
インと約ＶSSの低いほうのビット・ラインとの間で等化
される。このプロセスは連続するページ・モード・サイ
クルで繰り返され、平衡電圧をさらに低下させる。低平
衡ビット・ライン電圧の危険は、ページ・モード・サイ
クルのライト期間中に生じる。ビット・ライン平衡電圧
が「ＶT 」と記された１Ｎチャンネル閾値よりも低い場
合、トランジスタ６２，６３が導通状態になると、高セ
ンス・ライン「ＳＡ」または「反転ＳＡ」は、ビット・
ライン容量に対するセンス増幅器の寄生容量の不整合に
より、平衡電圧まで引き下げられる。そのため、トラン
ジスタ６６，６７は同時に非導通状態となり、センス増
幅器内にラッチされたデータ・ビットは削除される。低
平衡電圧を防止するため、センス増幅器２５ｂがデータ
を検出している間はＩＳＯは非アクティブでなければな
らず、センス増幅器２５ｂによってＢＬおよび反転ＢＬ
が一挙に「反転ＳＡＮ」まで引き下げられないようにし
なければならない。

【００２３】図６は、本発明の第３実施例による図３の
ダイナミック・ランダム・アクセス・メモリの一部の概
略図である。ここでも、図３の素子に対応する素子には
同様な参照番号が当てられている。図６と図３との間の
唯一の相違点は、図６ではセンス増幅器２５ｃが図３の
センス増幅器２５ａに取って代わっていることである。
さらに、図５のセンス増幅器と図３のセンス増幅器２５
ａとの間の唯一の相違点は、センス増幅器２５ｃではト
ランジスタ６０，６１が省略されていることであること
がわかる。センス増幅器２５ｃは、ページ・モード・サ
イクルのライト期間中に信号ＩＳＯをＶDD以上にブート
ストラップ(bootstrap) て、正しい高論理が選択された
メモリ・セルに書き込まれるようにする必要がある。し
かし、複雑なブートストラップ回路が必要であり、細ゲ
ート酸化物の破損やラッチアップなどの信頼性問題に対
する高電圧の危険が増加する。

【００２４】以上より、改善された性能を有するメモリ
について説明してきたことが明らかである。このメモリ
は、ワード・ラインと差動ビット・ライン対との交点に
配置されたメモリ・セルを有する。行デコーダは、行ア
ドレスに応答してワード・ラインをアクティブにする。
各ビット・ライン対に結合されたセンス増幅器は、ビッ
ト・ライン対の小さな差動電圧を正または負の電源電圧
に増加する。ついで、センス増幅器はビット・ラインか
ら分離され、ビット・ラインは等化される。メモリ・セ
ルの内容は対応するセンス増幅器に格納され、メモリは
残りのページ・モード・サイクル中にバイワン・センス
増幅器(by-one sense amplifier)として機能する。ペー
ジ・モード・サイクルの終了時に、センス増幅器はビッ
ト・ラインに再結合され、修正されたデータを更新し、
メモリ・セルに蓄積された電荷をリフレッシュする。ラ
イト・スピードの向上，閾値下リークの低減によるＳＥ
Ｒの低下および電力消費の低減を含む少なくとも３つの
点で性能が改善される。

【００２５】本発明の一つの例では、センス増幅器は第
１（６４），第２（６６），第３（６５）および第４
（６７）トランジスタによって構成される。第１トラン
ジスタ（６４）は、第１センス・イネーブル信号を受け
取る第１電流電極と、補数センス・ラインに結合された
制御電極と、真センス・ラインに結合された第２電流電
極とを有する。第２トランジスタ（６６）は、真センス
・ラインに結合された第１電流電極と、補数センス・ラ
インに結合された制御電力と、第２センス・イネーブル
信号を受け取る第２電流電極とを有する。第３トランジ
スタ（６５）は、第１センス・イネーブル信号を受け取
る第１電流電極と、真センス・ラインに結合された制御
電極と、補数センス・ラインに結合された第２電流電極
とを有する。

【００２６】本発明の別の例では、ダイナミック・ラン
ダム・アクセス・メモリ（２０）は第５（６０）および
第６（６１）トランジスタをさらに含んで構成される。
第５トランジスタ（６０）は、第３センス・イネーブル
信号を受け取る第１電流電極と、補数ビット・ラインに
結合された制御電極と、真ビット・ラインに結合された
第２電流電極とを有する。第６トランジスタ（６１）
は、第３センス・イネーブル信号を受け取る第１電流電
極と、真ビット・ラインに結合された制御電極と、補数
ビット・ラインに結合された第２電流電極とを有する。

【００２７】本発明のさらに別の例では、ダイナミック
・ランダム・アクセス・メモリ（２０）は、列アドレス
に応答して真および補数センス・ラインを真および補数
入力／出力ラインに結合する列デコーディング手段をさ
らに含んで構成される。

【００２８】本発明のさらに別の例では、一連のページ
・モード・サイクル中にダイナミック・ランダム・アク
セス・メモリ（２０）の性能を改善する方法は、一連の
ページ・モード・サイクル終了時点で、各真および補数
センス・ラインを対応する真および補数ビット・ライン
にそれぞれ再結合する段階をさらに含んで構成される。

【００２９】本発明のさらに別の例では、ダイナミック
・ランダム・アクセス・メモリ（２０）は等化手段（２
４）をさらに含んで構成され、この等化手段（２４）は
複数の差動ビット・ライン対に結合され、分離手段（６
２，６３）が各ビット・ライン対をセンス手段（６４，
６５，６６，６７）から分離した後に各差動ビット・ラ
イン対の真および補数ビット・ラインを互いに結合す
る。

【００３０】本発明のさらに別の例では、ダイナミック
・ランダム・アクセス・メモリ（２０）は、列手段（２
２）および入力／出力手段（２８）をさらに含んで構成
される。列手段（２２）は、列アドレスに応答して、列
アドレスによって選択された真および補数センス・ライ
ンを入力／出力信号対に結合する。入力／出力手段（２
８）は入力／出力信号対に結合され、データ・ビットを
受け取り、ライト・サイクルに応答して入力／出力信号
対にデータ・ビットを与え、かつ、リード・サイクルに
応答して、入力／出力信号対の真信号ラインと補数信号
ラインとの間の差動電圧に応答するデータビットを与え
る。

【００３１】本発明のさらに別の例では、分離手段（６
０，６１）は分離信号に応答して各ビット・ラインを対
応するセンス・ラインに結合する。

【００３２】本発明のさらに別の例では、センス手段
（６４，６５，６６，６７）は、それぞれ対応する真お
よび補数センス・ラインと、列デコーディング手段（２
２）とに結合された複数のセンス増幅器（６４，６５，
６６，６７）によって構成され、各センス増幅器（６
４，６５，６６，６７）は第１（６４），第２（６
６），第３（６５）および第４（６７）トランジスタに
よって構成される。第１トランジスタ（６４）は、第１
センス・イネーブル信号を受け取る第１電流電極と、補
数センス・ラインに結合された制御電極と、真センス・
ラインに結合された第２電流電極とを有する。第２トラ
ンジスタ（６６）は、真センス・ラインに結合された第
１電流電極と、補数センス・ラインに結合された制御電
極と、第２センス・イネーブル信号を受け取る第２電流
電極とを有する。第３トランジスタ（６５）は、前記第
１センス・イネーブル信号を受け取る第１電流電極と、
真センス・ラインに結合された制御電極と、補数センス
・ラインに結合された第２電流電極とを有する。第４ト
ランジスタ（６７）は、補数センス・ラインに結合され
た第１電流電極と、真センス・ラインに結合された制御
電極と、前記第２選択信号を受け取る第２電流電極とを
有する。

【００３３】本発明のさらに別の例では、分離手段（６
２，６３）は、第１（６２）および第２（６３）トラン
ジスタから成る。第１トランジスタ（６２）は、真ビッ
ト・ラインに結合された第１電流電極と、分離信号を受
け取る制御電極と、真センス・ラインに結合された第２
電流電極とを有する。第２トランジスタ（６３）は、補
数ビット・ラインに結合された第１電流電極と、分離信
号を受け取る制御電極と、補数センス・ラインに結合さ
れた第２電流電極とを有する。

【００３４】好適な実施例の観点から本発明について説
明してきたが、本発明は多くの点で修正でき、かつ以上
具体的に説明してきた実施例以外の実施例も可能である
ことは当業者に明らかである。例えば、図示の実施例の
メモリはバイワン・データ(by-one data) 構造を有して
いる。しかし、複数のバイワン・ブロックを取り入れ
て、メモリの幅を増加することも可能である。また、図
示の実施例はＣＭＯＳ回路を含んでいるが、バイポーラ
またはＢＩＣＭＯＳ技術または他のトランジスタ技術を
用いる設計も可能である。従って、本発明の真の精神お
よび範囲内にある本発明の一切の修正は添付のクレーム
に内包されるものとする。

【図面の簡単な説明】

【図１】従来技術で既知のダイナミック・ランダム・ア
クセス・メモリの部分的なブロック概略図である。

【図２】従来技術で既知の図１のダイナミック・ランダ
ム・アクセス・メモリの一部の概略図である。

【図３】図２の部分に対応する、本発明によるダイナミ
ック・ランダム・アクセス・メモリの一部の概略図であ
る。

【図４】図３に関連する信号のタイミング図である。

【図５】本発明の第２実施例による図３のダイナミック
・ランダム・アクセス・メモリの一部の概略図である。

【図６】本発明の第３実施例による図３のダイナミック
・ランダム・アクセス・メモリの一部の概略図である。

【符号の説明】

２０ランダム・アクセス・メモリ２１行デコーダ２２列デコーダ２３メモリ・アレイ２４ビット・ライン等化ブロック２５センス増幅器２８データ入力／出力バッファ２５ａ，２５ｂ，２５ｃセンス増幅器３０，３１メモリ・セル６０，６１，６４，６５Ｐチャンネル・トランジスタ６２，６３，６６，６７Ｎチャンネル・トランジスタ

フロントページの続き (72)発明者リック・ティ・チェンアメリカ合衆国テキサス州オースティン、ナンバー1023ジョリービル・ロード 11160 (56)参考文献特開平２−162594（ＪＰ，Ａ) 特開平２−146177（ＪＰ，Ａ)

Claims

(57)【特許請求の範囲】

【請求項１】ダイナミック・ランダム・アクセス・メ
モリであって：ワード・ラインによってアクティブになり、かつ、アク
ティブになったときにそこに格納されたビットに応答し
て電圧を真または補数ビット・ラインに与えるメモリ・
セル；前記真および補数ビット・ラインを真および補数センス
・ラインにそれぞれ結合し、かつ、アクセス・サイクル
開始から所定時間経過後（t1）から少なくとも前記アク
セス・サイクルの終了（t2）まで、前記真および補数ビ
ット・ラインを前記真および補数センス・ラインから分
離する分離手段であり、前記アクセスサイクルが一連の
ページ・モード・サイクルを含む、ところの分離手段；前記真および補数ビット・ラインに結合され、前記真お
よび補数ビット・ラインが前記真および補数センス・ラ
インから分離されている間のアクセス・サイクル中に前
記真および補数ビット．ラインを等化する等化手段；前記真および補数センス・ラインに結合され、前記アク
セス・サイクルに応答して前記真センス・ラインと前記
補数センス・ラインとの間の差動電圧をラッチする第１
のセンス増幅器；および前記真および補数ビット・ライ
ンに結合され、前記アクセス・サイクルの終了に応答し
て前記真センス・ラインと前記補数センス・ラインとの
間の差動電圧をラッチする第２のセンス増幅器であっ
て、前記アクセス・サイクル中に非アクティブとなる第
２のセンス増幅器；によって構成されることを特徴とするダイナミック・ラ
ンダム・アクセス・メモリ。
【請求項２】ワード・ラインによってアクティブにな
る複数のメモリ・セルを含み、かつ、そこに格納された
ビットに応答して、複数のビット・ライン対の対応する
真および補数ビット・ラインに差動電圧を与えるダイナ
ミック・ランダム・アクセス・メモリにおいて、一連の
ページ・モード・サイクル中に該ダイナミック・ランダ
ム・アクセス・メモリの性能を改善する方法であって：アクセス・サイクルの開始後にワード・ラインをアクテ
ィブにする段階；各メモリ・セルに格納されたビットを、対応する真また
は補数ビット・ラインに与える段階；各真および補数ビット・ラインの差動電圧を、対応する
真および補数センス・ラインに結合された第１のセンス
増幅器にそれぞれラッチする段階；アクセス・サイクル開始から所定時間経過後（t1）から
少なくとも前記アクセス・サイクルの終了（t2）まで、
各真および補数ビット・ラインを対応する真および補数
センス・ラインから分離する段階；前記分離段階に応答して、各真ビット・ラインと補数ビ
ットラインとの間の電圧を等化する段階；連続する列アドレスに応答して、センス・ライン対を選
択する段階；前記選択されたセンス・ライン対の真および補数センス
・ラインを真および補数入力／出力信号ラインにそれぞ
れ結合する段階；前記一連のページ・モード・サイクルの終了後に、各真
および補数センス・ラインを対応する真および補数ビッ
ト・ラインにそれぞれ再結合する段階；および前記対
応する真および補数センス・ライン間の差動電圧を、前
記真および補数ビットラインに接続されかつ前記アクセ
ス・サイクルの終了後にアクティブにされる第２のセン
ス増幅器にラッチすることにより、前記アクセス・サイ
クルの終了時に、前記第１のセンス増幅器に格納された
論理状態を示す電圧を、前記真および補数ビット・ライ
ンに与える段階；によって構成されることを特徴とする方法。
【請求項３】ダイナミック・ランダム・アクセス・メ
モリであって：複数のワード・ライン；前記複数のワード・ラインに交差する複数の真および補
数ビット・ライン対；前記ワード・ラインと前記ビット・ライン対との交点に
配置された複数のメモリ・セルであって、該メモリ・セ
ルに結合されているワード・ラインがアクティブになる
と、各メモリ・セルはそこに格納されたビットを、対応
する真または補数ビット・ラインに電圧として与える、
ところの複数のメモリ・セル；行アドレスに応答して、ワード・ラインをアクティブに
する行デコーディング手段；前記真および補数ビット・ライン対の各真ビット・ライ
ンと補数ビット・ラインとの間の差動電圧を検出し、か
つ、アクセス・サイクル中に被検出差動電圧を対応する
真および補数センス・ライン上にラッチする第１のセン
ス手段；前記複数の真および補数ビット・ライン対と前記第１の
センス手段とに結合され、前記アクセス・サイクル開始
から所定時間経過後（t1）から少なくとも前記アクセス
・サイクルの終了（t2）まで、前記真および補数ビット
・ライン対を前記第１のセンス手段から分離する分離手
段であり、前記アクセスサイクルが一連のページ・モー
ド・サイクルを含む、ところの分離手段；前記真および補数ビット・ラインに結合され、前記真お
よび補数センス・ラインが分離されている間のアクセス
・サイクル中に前記真および補数ビット．ラインを等化
する等化手段；および前記真および補数ビット・ライ
ン対の各々に結合し、かつ、前記アクセス・サイクルの
終了に応答して各真および補数センス・ライン対の間の
差動電圧を検出し、該被検出差動電圧を対応する真およ
び補数ビット・ライン対上にラッチする第２のセンス手
段であって、前記アクセス・サイクル中に非アクティブ
になる、第２のセンス手段；によって構成されることを特徴とするダイナミック・ラ
ンダム・アクセス・メモリ。