TWI483266B - 具有自定時位元線增強電路之記憶體及其方法 - Google Patents

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Description

具有自定時位元線增強電路之記憶體及其方法
本發明大體上係關於記憶體，且更特定言之，係關於具有一自定時位元線增強電路之記憶體及其方法。
本申請案已於2008年9月19日在美國以專利申請案第12/233,922號提出申請。
靜態隨機存取記憶體(SRAM)大體上被用於需要高速運行之應用中，諸如在一資料處理系統中之記憶體。每一SRAM單元儲存一位元資料且實施為一對交叉耦合反相器。SRAM單元僅在兩個可能的電壓位準中之一者中穩定。單元之邏輯狀態藉由該兩個反相器輸出係一邏輯高之任何一者決定，及可藉由將足夠量值及持續時間之一電壓施加於適當之單元輸入而改變該單元之邏輯狀態。一SRAM單元之穩定性係一非常重要之問題。SRAM單元必須在抵抗可使單元無意中改變邏輯狀態之暫態、過程變動、軟錯誤及電源供應波動時保持穩定。再者，SRAM單元在讀取操作期間必須提供良好之穩定性而不損害寫入至單元之速度及能力。
但是，良好之讀取穩定性可使寫入記憶體單元變得困難。再者，過程變動可使陣列之一些單元變得比其他單元更難寫入。具有良好之寫入效能及良好之讀取穩定性二者的途徑之一係降低用於寫入操作之電源供應電壓。在寫入操作期間改變電源供應電壓要求精確之定時以確保有效性而不顯著地影響寫入操作循環時間。太早改變供應電壓會無效，而太遲改變供應電壓會增加循環時間。
因此，所需要的是一種記憶體，及一種用於操作該記憶體之方法以解決以上問題。
大體上，本發明提供具有一增強電路的一記憶體，該增強電路在一寫入操作期間增強一位元線電壓以使其低於接地位準。增強電路包含一偵測電路，該偵測電路在寫入期間偵測位元線之一選定者何時被置於低電壓。當在位元線之電壓被減少至一預定電壓時，啟動增強電路以將位元線電壓從預定電壓降低至低於接地位準的一電壓。在一實施例中，預定電壓大體上係接地(零伏特)。在另一實施例中，預定電壓係70毫伏特(mV)或稍高於接地。再者，在一實施例中，增強電路包含耦接至選定之位元線之每一者的一電容器。電容器經耦接以回應於一增強信號而增強位元線電壓使其低於接地。在一寫入操作期間回應於偵測到降低之位元線而產生增強信號。在一較佳實施例中，記憶體係一靜態隨機存取記憶體(SRAM)，且增強之位元線係耦接至一記憶體單元之一對位元線之一者。
藉由提供位元線增強電壓至位元線以回應於在一寫入操作期間偵測到位元線電壓之轉變，而在一寫入操作期間之正確時間增強位元線電壓，以確保一選定之記憶體單元被可靠地寫入。因為偵測電路偵測在位元線上之一預定電壓位準，所以偵測電路獨立於位元線之壓升壓降速率(ramp rate)操作。此容許將增強電路用於基於編譯器架構技術之記憶體中，且相同之增強電路可搭配多種陣列尺寸及陣列組態一起使用。
本文描述之積體電路記憶體可以任何半導體材料或該等材料之組合(諸如砷化鎵、矽鍺、絕緣體上覆矽(SOI)、鍺、單晶矽、類似物及上述之組合)來實施。
當提到將一信號、狀態位元或類似裝置各自轉譯為其邏輯真或邏輯假狀態時，本文將使用術語「確證」或「設定」及「取反」(或「撤銷確證」或「清除」)。若邏輯真狀態係一邏輯位準一，則邏輯假狀態係一邏輯位準零。且若邏輯真狀態係一邏輯位準零，則邏輯假狀態係一邏輯位準一。
可將本文描述之每一信號設計為正邏輯或負邏輯，其中負邏輯可藉由信號名稱上之一橫條(bar)或名稱之後之字母「B」指示。在一負邏輯信號之情況下，該信號係低態有效，其中邏輯真狀態相對應於一邏輯位準零。在一正邏輯信號之情況下，該信號係高態有效，其中邏輯真狀態相對應於一邏輯位準一。請注意可將本文描述之信號的任何者設計為負邏輯信號或正邏輯信號。因此，在一替代之實施例中，描述為正邏輯信號之該等信號可實施為負邏輯信號，且描述為負邏輯信號之該等信號可實施為正邏輯信號。
圖1以方塊圖形式圖解說明根據一實施例之一積體電路記憶體10。積體電路10包含記憶體陣列12、字線驅動器16、行邏輯18、寫入驅動器20、寫入增強電路22及感測放大器24。記憶體陣列12包含複數個記憶體單元，諸如以M+1列及N+1行組織之記憶體單元14、15及17，其中M及N可為任何整數。在一較佳實施例中，記憶體陣列12之尺寸及組態係基於一客戶規格，且使用編譯器架構技術來實施該記憶體陣列12之尺寸及組態。記憶體單元之一行包含一位元線對及連接至該位元線對的所有記憶體單元。例如，位元線對BL0/BLB0及耦接至位元線對BL0/BLB0之記憶體單元(諸如記憶體單元14)構成一行。再者，位元線對BL1/BLB1及BLN/BLBN連同其等各自記憶體單元(諸如記憶體單元15及17)一起各構成一行。同樣地，記憶體單元之一列包含一字線及連接至該字線的所有記憶體單元。例如，字線WL0及記憶體單元14、15及17構成一列。再者，字線WL1與WLM及耦接至該等字線之記憶體單元各構成一列。
字線驅動器16係耦接至記憶體陣列12之所有字線，且回應於一列位址ROW ADDRESS而提供一字線電壓至一列之所有記憶體單元。可藉由列解碼器及預先解碼器(未圖解說明)提供列位址ROW ADDRESS。行邏輯18係耦接至記憶體陣列12之所有位元線，且回應於一行位址COLUMN ADDRESS而選定用於一讀取或寫入操作的一位元線對。行邏輯18包含行解碼器、預先充電及等化電路、位元線負載及類似物。接著可存取在一選定列及一選定行之一交叉處的記憶體單元。若存取係一讀取存取，則在記憶體單元中之一所儲存狀態以介於一位元線對之位元線之間的一較小差動電壓之形式而提供至位元線。行邏輯18將選定之位元線耦接至感測放大器24之一感測放大器。行邏輯18可包含用於將若干條位元線中之一者耦接至一共用感測放大器的選擇電路(諸如一多工器)。在一實施例中，對於每一共用感測放大器，存在8個位元線對。行邏輯18係經由讀取資料線RDATA/RDATAB耦接至感測放大器24。
在一讀取操作期間，感測放大器24感測並放大在選定之位元線對上之較小差動電壓及提供作為一信號DOUT之選定之記憶體單元的所儲存邏輯狀態至輸出電路(未圖解說明)。若存取係一寫入存取，寫入驅動器20將接收待寫入至一選定之記憶體單元(例如，諸如記憶體單元14)的一輸入資料位元DIN。為了開始寫入操作，一寫入啟用信號WRITEB可確證為一邏輯低。將資料信號DIN提供至介於寫入驅動器20與行邏輯18之間耦接之一對差動資料線WDATA/WDATAB。行邏輯18將資料線對耦接至選定之位元線對且如此耦接至選定之記憶體單元。若有必要，在位元線對上之一差動電壓使選定之記憶體單元之儲存節點的一邏輯狀態改變狀態。差動電壓將使位元線之一者保持於一較高電壓(較佳的是等於大約VDD)，且將另一位元線置於一較低電壓。通常地，較低電壓將大約等於零伏特，或接地。在經圖解說明之實施例中，記憶體單元係一SRAM單元。再者，在其他實施例中可具有一對以上寫入資料線對WDATA/WDATAB及讀出資料線對RDATA/RDATAB。此外，在其他實施例中，可在相同之資料線對上傳輸寫入及讀出資料。
歸因於對在一典型SOC(單晶片系統)上使用之大量的記憶體單元的高良率要求，且在一處理之晶圓上之記憶體單元的一較高統計變動，所以一些記憶體單元將比其他記憶體單元更弱及更難以寫入。若記憶體單元(諸如記憶體單元14)更難以寫入係因為(例如)過程變動致使增加單元之一臨限電壓，則該單元並不被成功寫入。低電源供應電壓將使問題變得更糟。根據圖解說明之實施例，藉由增強在資料線對WDATA/WDATAB上之負電壓(或低於接地電位)而改進寫入至記憶體單元之能力。在寫入操作期間，寫入增強電路22接收一高態有效增強啟用信號BST及一低態有效寫入啟用WRITEB。最初，對在位元線對及資料線對WDATA/WDATAB上之電壓被預充電及等化至約藉由正電源供應電壓提供之電壓。在寫入操作期間，將位元線對之位元線的一者置於低。將資料線對WDATA/WDATAB之相對應的資料線置於低。寫入增強電路22將偵測在資料線上之邏輯低電壓及使在該邏輯低位元線上之電壓置於一負電壓。負電壓將臨時改進寫入邊限(margin)且如此輔助選定之記憶體單元改變邏輯狀態。為了對寫入操作提供最大的好處，重要的是在正確的時間增強位元線電壓。在一實施例中，因偵測到位元線電壓下降至70毫伏特或更低，所以位元線電壓被增強為負電壓。為了防止寫入驅動器20提供一電流通路至接地，提供一停用信號WRTB以停用寫入驅動器20，而將資料線置於負電壓。啟用增強啟用信號BST以用於正常操作。在測試記憶體10期間，使用增強啟用信號BST來停用寫入增強電路22以防止增強及促進記憶體陣列12之記憶體單元的測試。
圖2以示意圖形式圖解說明圖1之記憶體10的一代表性記憶體單元14。記憶體單元14係一習知之6電晶體SRAM單元且包含上拉P通道電晶體100及102、N通道電晶體104及106及存取型(access)或傳遞型(pass)N通道電晶體108及110。通常，如在圖2中所圖解說明，電晶體100、102、104及106係耦接在一起以形成一對交叉耦合反相器。儲存節點N1及N2位於該對交叉耦合反相器之間。存取型電晶體108係耦接於儲存節點N1與位元線BL0之間。將電晶體110及電晶體110之閘極N2耦接至字線BLB0。將電晶體108及電晶體110之閘極耦接至字線WL0。電源供應電壓端子VDD係用於提供一正電源供應電壓(例如，一伏特)至單元14之交叉耦合反相器。將電源供應電壓端子VSS耦接至接地。在其他實施例中，電源供應電壓可為不同的。
圖3以示意圖形式圖解說明記憶體10之寫入驅動器20。寫入驅動器20包含NOR邏輯閘32、NOR邏輯閘34、驅動器電晶體36與38以及反相器35。NOR邏輯閘32包含P通道電晶體40、42與44以及N通道電晶體46、48與及50。NOR邏輯閘34包含P通道電晶體52與54以及N通道電晶體56、58與60。
寫入驅動器20接收在電晶體44、46、54與56之閘極電極處的寫入啟用信號WRITEB。提供信號WRITEB及WRTB作為低態有效信號用以啟用寫入驅動器20之操作。當在信號DIN中之資料處於一邏輯低時，電晶體42係導電的，以使一導電通路從VDD透過串聯連接之電晶體40、42與44而使得一邏輯高提供至驅動電晶體36之閘極。驅動電晶體36係導電的，以使資料信號WDATA置於接地，或一邏輯低。邏輯低DIN信號藉由反相器35反相且將一邏輯高提供至P通道電晶體52之閘極。電晶體52大體上係非導電的，以使驅動電晶體38大體上為非導電的，且信號WDATAB保持為一邏輯高。當在信號DIN中之資料係一邏輯高，電晶體42大體上係非導電的且電晶體48係導電的。將驅動電晶體36之閘極置於低且信號WDATA保持為一邏輯高。再者，將邏輯高信號DIN提供至反相器35。作為回應，反相器35提供一邏輯低至電晶體52之閘極，以使電晶體52為導電的。N通道驅動電晶體38係導電的，以使信號WDATAB置於接地，或一邏輯低。當停用信號WRTB係一邏輯高時，藉由使P通道電晶體40大體上為非導電的及使N通道電晶體大體上為導電的以確保驅動電晶體36及38置於低電壓，而停用寫入驅動器20之操作。如將結合圖4之討論而得以論述，在記憶體10之一寫入操作的一部份期間將停用信號WRTB提供為一邏輯高以防止寫入驅動器20干擾寫入增強電路22之操作。
圖4以示意圖形式圖解說明圖1之寫入增強電路22。寫入增強電路22包含電壓偵測器70、啟動電路94與96、NAND邏輯閘86、NOR邏輯閘90及反相器92。電壓偵測器70包含串聯連接之P通道電晶體72、74與76、並聯連接之P通道電晶體78與80以及串聯連接之N通道電晶體82及84。在圖解說明之實施例中，啟動電路94及96實施為習知之NMOS(N型金屬氧化物半導體)電容器。電容器94及96之電容隨跨電容器之一電壓而變化。在其他實施例中，啟動電路94及96可包含不同類型之電容器。電壓偵測器70係耦接至資料線WDATA/WDATAB且被用於偵測資料線之一者何時置於低於一預定電壓位準。當在資料線之一者上的電壓置於低於預定電壓時，增加節點N3處的電壓且將信號INITIATE BOOST提供至NAND邏輯閘86。可藉由改變P通道電晶體及N通道電晶體之相對臨限電壓而調整電壓位準偵測器70偵測資料線對之預定電壓位準的點。在圖解說明之實施例中，P通道電晶體72、74及76具有一較高臨限電壓，且N通道電晶體82及84具有一較低臨限電壓。熟悉此項技術者會知道如何調整在N通道電晶體及P通道電晶體中之臨限電壓，以改變電壓偵測器70提供一邏輯低INITIATE BOOST信號的點。將INITIATE BOOST信號提供至一邏輯電路，該邏輯電路包括NAND邏輯閘86、NOR邏輯閘90及反相器92。在其他實施例中，邏輯電路可為不同的。將邏輯閘之一輸出耦接至電容器94與96以及耦接至寫入驅動器20之輸出。
P通道電晶體72具有耦接至電源供應電壓端子VDD之一源極、耦接至VSS之一閘極，以及一汲極。P通道電晶體74具有耦接至電晶體72之汲極的一源極、耦接至VSS之一閘極，以及一汲極。P通道電晶體76具有耦接至電晶體74之汲極的一源極、耦接至VSS之一閘極，以及一汲極。P通道電晶體78具有耦接至電晶體76之汲極的一源極、一閘極及耦接至用於提供起始增強信號INITATE BOOST之節點N3的一汲極。P通道電晶體80具有耦接至電晶體76之汲極的一源極、一閘極及耦接至電晶體76之汲極的一汲極。N通道電晶體82具有耦接至電晶體78及80之汲極的一汲極、耦接至電晶體78之閘極的一閘極，以及一源極。N通道電晶體84具有耦接至電晶體82之源極的一汲極、耦接至電晶體80之閘極的一閘極及耦接至VSS之一源極。電晶體82之閘極亦耦接至資料線WDATA，且電晶體84之閘極亦耦接至資料線WDATAB。電容器94具有經耦接以接收一低態有效增強信號WBOOSTB的一閘極電極及耦接至資料線WDATA的一源極與汲極。電容器96具有經耦接以接收一低態有效增強信號WBOOSTB的一閘極電極及耦接至資料線WDATAB的一源極與汲極。NAND邏輯閘86具有用於接收增強啟用BST之一第一輸出、用於接收一起始增強信號INITIATE BOOST之一第二輸出，以及一輸出。NOR邏輯閘90具有耦接至NAND邏輯閘86之輸出的一第一輸入、經耦接以接收信號WRITEB之一第二輸入及用於提供停用信號WRTB之一輸出。反相器92具有耦接至NOR邏輯閘90之輸出的一輸入及用於提供增強信號WBOOSTB至電容器94及96之一輸出。
當確證增強信號BST及寫入啟用信號WRITEB時，啟用寫入增強電路22。信號BST被確證為一邏輯高，且信號WRITEB被確證為一邏輯低。在記憶體10中，於一寫入操作之前，對所有的位元線對及寫入資料線預充電至一邏輯高位準。在寫入操作期間，資料線對WDATA/WDATAB經由行邏輯18耦接至一選定之位元線對。當寫入資料線WDATA/WDATAB處於高時，電晶體82及84係導電，且電晶體78及80大體上係非導電，將節點N3處之信號INITIATE BOOST置於低，且如此至NAND邏輯閘86之第二輸入被置於低，使得增強信號WBOOSTB取反為一邏輯高。在將信號WBOOSTB取反之前之一閘極延遲內，將停用信號WRTB取反為一邏輯高，以使寫入驅動器20(圖3)關閉。再者，藉由高資料線電壓對電容器94及96充電。回應於被提供之輸入資料信號DIN，而藉由如在圖3之討論中的寫入驅動器20將預充電寫入資料線WDATA/WDATAB之一者置於低電壓。寫入資料線對WDATA/WDATAB之邏輯低寫入資料線使電晶體78及80之一者為導電的，且使電晶體82及84之一相對應者大體上為非導電的。起始增強信號INITIATE BOOST藉由電晶體72、74、76及電晶體78或80之一者(取決於哪條寫入資料線置於低)而被置於高。自NAND邏輯閘86之輸出之一邏輯低電壓使一邏輯低WBOOSTB信號提供至電容器94及96。資料線對WDATA/WDATAB之邏輯低資料線藉由儲存於電容器94及96之相對應者上的電荷而被增強為低於VSS(接地)。因為在寫入操作期間寫入資料線係耦接至一選定之位元線對，所以增強電壓亦提供至一位元線。如上文之討論，增強位元線之電壓可臨時地改進寫入邊限，確保可遭受(例如)過程變動之記憶體單元更容易被寫入。在一寫入操作期間，藉由偵測何時寫入資料線之一者的電壓減少且接著回應於該偵測而增強電壓，寫入增強電路22之操作係「自定時」的，如此確保選定之位元線在最佳時間被增強。
請注意，在圖解說明之實施例中，一電壓偵測器(諸如在圖4中之電壓偵測器70)被用於偵測在寫入資料線上之一電壓改變。但是，在其他實施例中可具有兩個單獨的電壓偵測器，其中一個電壓偵測器係耦接至各寫入資料線。再者，在圖解說明之實施例中，記憶體被實施為具有單獨寫入資料線對(WDATA/WDATAB)及讀取資料線對(RDATA/RDATAB)。但是，在其他實施例中，可將寫入資料線及讀取資料線對結合為一單個匯流排。
圖5圖解說明在一寫入操作期間之圖1之記憶體之多種信號的一時序圖。藉由將寫入啟用信號WRITEB確證為一邏輯低而起始寫入操作，且當寫入啟用信號WRITEB返回至一邏輯高時而結束寫入操作。在確證信號WRITEB之後，提供在信號DIN中之資料至寫入驅動器20。在信號DIN中之資料使預充電高差動資料線對WDATA/WDATAB分離。如可在圖5中所見，資料線對WDATA/WDATAB使一選定之位元線對(例如，位元線對BL0/BLB0)分離。回應於WDATA/WDATAB中之一者轉變為VSS，增強信號WBOOSTB被確證為一邏輯低電壓。在圖解說明之實施例中，在電壓偵測器偵測到轉變資料線時之電壓位準係當資料線電壓係大約70毫伏特時之電壓位準。在其他實施例中電壓可為不同。邏輯低WBOOSTB信號使電容器94及96中之一者將在邏輯低資料線上之電壓增強為甚至更低，如此將位元線電壓增強為更低。在一實施例中，在位元線上之電壓增強至大約低於接地位準100毫伏特(mV)。在另一實施例中，增強之位元線電壓可為不同的。若需要，則較低位元線電壓輔助記憶體單元之儲存節點N1/N2轉變邏輯狀態。若未增強位元線電壓且記憶體單元遭受使切換該位元線電壓邏輯狀態變得更困難之缺陷，則節點N1/N2之虛線指示在寫入操作期間可發生何事。如在圖5中所見，差動位元線電壓可能不足以使節點電壓切換狀態(在圖5中之虛線)。在圖解說明之實施例中，邏輯低資料線被增強為低於接地。在其他實施例中，增強電壓位準可為不同。可透過實驗發現因電源供應電壓減少，所以將位元線增強為負電壓之作用效果更大。
在寫入操作結束時，寫入啟用信號返回至一邏輯高，以使寫入資料線及位元線在一邏輯高電壓處再一次被預充電及等化。電壓偵測器70接著使WBOOSTB變為一邏輯高。儲存節點電壓N1/N2保持於其等新狀態直至被重寫。
因為實施本發明之裝置在極大程度上係由熟悉此項技術者已知之電子組件及電路組成，為了理解及瞭解本發明之基礎概念及為了並不使本發明之教示模糊或脫離於本發明之教示，電路細節並不會比上文圖解說明認為必要之更大程度上解釋。
儘管本發明已描述關於具體導電性類型或電位極性，熟練的技術人員會瞭解導電性類型或電位極性係可相反的。
而且，若有在描述中及專利申請範圍中之術語「前面」、「後面」、「頂部」、「底部」、「上面」、「下面」及類似物，則係被用作解釋之目的且並不一定用於描述永久之相對位置。應瞭解所使用之術語在適當之情況下係可互換的，使得本文描述之發明之實施例例如，可在除了本文中此類圖解說明或另外描述之外的方向上操作。
應瞭解本文描繪之電路僅係例示性的，且實際上可實施達成相同功能性之許多其他電路。概括而言，但仍在明確意義上而言，達成相同功能性之組件之任何配置係有效地「相關聯」使得可達成需要之功能性。因此，不管架構或中間組件，可將經組合以達成一特定功能性之本文之任何兩個組件看作彼此「相關聯」使得可達成需要之功能性。同樣地，亦可將所相關聯之任何兩個組件視為彼此「可操作性連接」，或「可操作性耦接」用以達成需要之功能性。
再者，例如，在一實施例中，記憶體10之圖解說明的元件係位於一單個積體電路上或一相同器件內之電路。或者，記憶體10可包含彼此相互連接之任何數量之單獨的積體電路或單獨的器件。
此外，熟悉此項技術者會認識到上文描述操作之間的邊界僅係說明性的。可將多重操作之功能性組合為一單個操作，及/或一單個操作之功能性可包含一特定操作之多重實例，且操作之順序在多種其他實施例中可被改變。
儘管本文參考具體實施例描述本發明，但是可在不脫離如在下文專利申請範圍中提出之本發明之範疇下對本發明進行多種修改及改變。相應地，說明書及圖式係被認作為一說明性意義的，而非一限制性意義，且所有該等修改旨在包含於本發明之範疇內。本文描述之關於具體實施例之任何優點、優勢或問題之解決方案並不旨在意為任何或所有專利申請範圍之元件的一關鍵、需要或必要特徵。
本文使用之術語「耦接」並不旨在限於一直接耦接或一機械耦接。
此外，本文使用之術語「一」或「一個」被界定為一個或一個以上。再者，即使當相同請求項包含介紹性片語「一或多個」或「至少一」及不定冠詞諸如「一」或「一個」時，在請求項中之介紹性片語諸如「至少一」及「一或多個」之使用不應被視為意味著引入不定冠詞「一」或「一個」介紹之另一請求項元件將含有該介紹之請求項元件的任何特定請求項限制於僅含該一元件之發明。定冠詞之使用也係如此。
除非另有陳述，術語諸如「第一」或「第二」被用作任意地區別該等術語描述之元件。如此，此等術語並不必要地旨在指示該等元件之暫時或其他優先級。
10．．．記憶體
12．．．記憶體單元陣列
14．．．記憶體單元
15．．．記憶體單元
16．．．寫入驅動器/字線驅動器
17．．．記憶體單元
18．．．行邏輯
20．．．寫入驅動器
22．．．寫入增強電路
24．．．感測放大器
32．．．NOR邏輯閘
34．．．NOR邏輯閘
35．．．反相器
36．．．驅動電晶體
38．．．驅動電晶體
40．．．P通道電晶體
42．．．P通道電晶體
44．．．P通道電晶體
46．．．N通道電晶體
48．．．N通道電晶體
50．．．N通道電晶體
52．．．P通道電晶體
54．．．P通道電晶體
56．．．N通道電晶體
58．．．N通道電晶體
60．．．N通道電晶體
70．．．電壓偵測器
72．．．P通道電晶體
74．．．P通道電晶體
76．．．P通道電晶體
78．．．P通道電晶體
80．．．P通道電晶體
82．．．N通道電晶體
84．．．N通道電晶體
86．．．NAND邏輯閘
90．．．NOR邏輯閘
92．．．反相器
94．．．啟動電路/電容器
96．．．啟動電路/電容器
100．．．P通道電晶體
102．．．P通道電晶體
104．．．N通道電晶體
106．．．N通道電晶體
108．．．N通道電晶體
110．．．N通道電晶體
BL/BLB．．．位元線對
BST．．．高態有效增強啟用信號
DIN．．．輸入資料位元/資料信號
DOUT．．．信號/選定之記憶體單元的所儲存邏輯狀態
N1．．．儲存節點
N2．．．儲存節點
N3．．．節點ROW ADDRESS列位址
RDATA/RDATAB．．．讀取資料線對
VDD．．．電源供應電壓端子
VSS．．．電源供應電壓端子
WDATA/WDATAB．．．差動資料線對/寫入資料線對
WL．．．字線
WRITEB．．．寫入啟用信號/低態有效寫入啟用
WRTB．．．停用信號COLUMN ADDRESS行位址
本發明經由實例圖解說明且並不受附圖限制，且在本發明中相同之參考符指示相似之元件。在圖式中之元件為簡單及清晰起見而圖解說明說且不必按比例繪製。
圖1以方塊圖形式圖解說明根據一實施例之一積體電路記憶體。
圖2以示意圖形式圖解說明圖1之記憶體的一記憶體單元。
圖3以示意圖形式圖解說明圖1之記憶體的一寫入驅動器。
圖4以示意圖形式圖解說明圖1之記憶體的一寫入增強電路。
圖5圖解說明在一寫入操作期間之圖1之記憶體的多種信號的一時序圖。
10．．．記憶體
12．．．記憶體單元陣列
14．．．記憶體單元
15．．．記憶體單元
16．．．寫入驅動器/字線驅動器
17．．．記憶體單元
18．．．行邏輯
20．．．寫入驅動器
22．．．寫入增強電路
24．．．感測放大器

Claims (20)

  1. 一種記憶體，其包括：一記憶體單元陣列，其耦接至位元線對及字線；行邏輯，其耦接至該陣列，用於將一對選定之位元線耦接至一對資料線；一寫入驅動器，其耦接至該對資料線；一電壓偵測器，在藉由該寫入驅動器寫入該對資料線期間，當該對資料線之一第一資料線之一電壓下降至低於一第一位準時，該電壓偵測器提供一起始增強信號；及一啟動電路，其回應於增強啟用信號而減少該第一資料線之該電壓。
  2. 如請求項1之記憶體，其中回應於該起始增強信號而停用該寫入驅動器。
  3. 如請求項2之記憶體，其中該第一位準係小於70毫伏特。
  4. 如請求項1之記憶體，其中該啟動電路包括：一第一電容器，其回應於該起始增強信號且耦接至該第一資料線；及一第二電容器，其回應於該起始增強信號且耦接至該對資料線之一第二資料線。
  5. 如請求項4之記憶體，其中該第一電容器與該第二電容器包括一第一N通道電晶體及一第二N通道電晶體。
  6. 如請求項5之記憶體，其中該第一N通道電晶體具有耦接至該第一資料線之一源極及一汲極。
  7. 如請求項4之記憶體，其中該啟動電路進一步包括：一邏輯電路，其具有接收該起始增強信號之一第一輸入、接收一增強啟用信號之一第二輸入，及耦接至該第一電容器與該第二電容器之一輸出。
  8. 如請求項7之記憶體，其中該邏輯電路之該輸出係耦接至該寫入驅動器。
  9. 如請求項8之記憶體，其中該邏輯電路包括：一NAND閘，其具有用以接收該起始增強信號之一第一輸入、接收該增強啟用信號之一第二輸入，及一輸出；一反相器，其具有用以接收一寫入啟用信號之一輸入及一輸出；一NOR閘，其具有耦接至該NAND閘之該輸出之一第一輸入、耦接至該反相器之該輸出之一第二輸入，及耦接至該寫入驅動器之一輸出；及一反相器，其具有耦接至該NOR閘之該輸出之一輸入及耦接至該第一電容器與該第二電容器之一輸出。
  10. 如請求項1之記憶體，其中該寫入驅動器的進一步特徵為：該寫入驅動器藉由將該對資料線之該等資料線之一選定者置於接近接地之一電壓而執行一寫入；及回應於該起始增強信號而停用該寫入驅動器。
  11. 如請求項1之記憶體，其中該電壓偵測器包括一NAND閘，該NAND閘具有耦接至該第一資料線之一第一輸入、耦接至該對資料線之一第二資料線之一第二輸入，及用以提供該起始增強信號之一輸出。
  12. 如請求項11之記憶體，其中該NAND閘的進一步特徵為：該NAND閘具有介於一正電源供應端子與該NAND閘之一電源供應輸入之間之串聯的複數個P通道電晶體。
  13. 一種執行一記憶體之一寫入之方法，該記憶體具有耦接至位元線對及字線之一記憶體單元陣列及耦接至該陣列之行邏輯，該方法包括：將一對資料線預充電至一第一位準之一電壓；將一對選定之位元線耦接至該對資料線；減少在該對資料線之一第一資料線上的電壓；偵測該第一資料線上之一電壓何時減少至一第二位準；回應於偵測到該第一資料線已減少至一第二位準而提供一起始增強信號；及回應於所提供之該起始增強信號而進一步將該第一資料線之該電壓減少至低於接地之一位準。
  14. 如請求項13之方法，其中減少該電壓之該步驟的進一步特徵為該步驟係由一寫入驅動器執行，該方法進一步包括回應於經提供之該起始增強信號而停用該寫入驅動器。
  15. 如請求項13之方法，其中進一步減少該電壓之該步驟的進一步特徵為該步驟係由一啟動電路執行，該啟動電路包括一對電容器，其中該對電容器之一第一電容器係耦接至該第一資料線，且該對電容器之一第二電容器係耦接至該對資料線之一第二資料線。
  16. 如請求項15之方法，其中進一步減少該電壓之該步驟的進一步特徵為：將該對電容器特徵化為具有隨跨該等電容器之一電壓而變化之一電容。
  17. 如請求項13之方法，其中該偵測步驟的進一步特徵為：該第一位準低於70毫伏特。
  18. 一種記憶體，其包括：一記憶體單元陣列，其係耦接至位元線對及字線；行邏輯，其係耦接至該陣列，用於將一對選定之位元線耦接至一對資料線；一寫入驅動器，其係耦接至該對資料線，該寫入驅動器具有一資料輸入、一停用輸入及耦接至該對資料線的一對資料輸出；一位準偵測電路，其具有耦接至該對資料線的一對輸入及一輸出；一增強電路，其具有耦接至該位準偵測電路之該輸出之一輸入、耦接至該對資料線之一第一對增強輸出、耦接至該寫入驅動器之該停用輸入之一寫入驅動器停用輸出。
  19. 如請求項18之記憶體，其中該位準偵測電路回應於在該對資料線之該等資料線之一者上之一電壓下降至低於一第一位準而在其輸出上提供一起始增強信號。
  20. 如請求項19之記憶體，其中該第一位準係高於接地且低於70毫伏特。
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