JP4960419B2 - 半導体記憶装置及び半導体装置 - Google Patents

Description

本発明は、半導体記憶装置に関し、特に低電圧で動作するＳＲＡＭ（Static Random Access Memory）等の半導体記憶装置及び半導体装置に関するものである。

携帯機器で使用されるＬＳＩは、バッテリーでの駆動時間を長くするため低消費電力化が要求されている。低消費電力化には電源電圧を下げることが効果的だが、近年のスケーリングの進展による素子の特性ばらつきの増加により、ＬＳＩ中で使用されるＳＲＡＭの動作マージンが減少しており、ＳＲＡＭの動作電圧を下げることが困難となっている。このため、ＳＲＡＭの動作電圧が律速してＬＳＩ全体の電源電圧を下げられなくなっている。

ＳＲＡＭセルの不良モードには、ワード線選択時にセルの内部ノードが不安定となりデータ破壊が生じるディスターブ不良と、データの書き込み時にセル状態の反転に失敗する書き込み不良がある。また、低電圧時にはＳＲＡＭの書き込み特性の悪化が顕著になる。

この問題に対処するため、書き込み動作時に、ＳＲＡＭセルに接続された２本のビット線の一方を負電位とする手法が提案されている（非特許文献１参照）。この手法では、ブートストラップ回路を使用してビット線を負電位とすることにより、ＳＲＡＭセルのトランスファーＮＭＯＳトランジスタのゲート−ソース間電圧を上昇させることができるため、ＳＲＡＭの書き込み特性が改善する。

しかしながら、上記手法により書き込み特性を改善した場合でも、プロセス条件の変動によりディスターブ特性が低い条件で製造されたチップに対しては、ディスターブ特性の悪化により動作電圧が律速してしまう問題が生じる。

K. Nii et al., "A 45-nm Single-port and Dual-port SRAM family with Robust Read/Write Stabilizing Circuitry under DVFS Environment", 2008 Symposium on VLSI Circuits Digest of Technical Papers, P212-213.

本発明は、プロセス条件によらず書き込み特性の悪化を抑制した半導体記憶装置及び半導体装置を提供することを目的とする。

本発明の一態様に係る半導体記憶装置は、複数のワード線、これらワード線と交差する複数のビット線、並びに前記複数のワード線と前記複数のビット線の交差部に接続された複数のメモリセルを備えたメモリセルアレイと、前記メモリセルへのデータ書き込みの際に、選択したワード線を正の第１電圧まで駆動するワード線ドライバと、前記メモリセルへのデータ書き込みの際に、選択したビット線を前記第１電圧に応じた負の第２電圧まで駆動するビット線ドライバとを備え、前記ワード線ドライバ及び前記ビット線ドライバは、前記メモリセルの特性に応じて設定された前記第１電圧及び第２電圧をそれぞれ出力し、前記第１電圧及び第２電圧は、前記第１電圧のレベルが低いほど、前記第２電圧のレベルが高くなるように設定されることを特徴とする。

本発明によれば、プロセス条件によらず書き込み特性の悪化を抑制した半導体記憶装置及び半導体装置を提供することができる。

第１実施形態に係る半導体記憶装置を示すブロック図である。 ＳＲＡＭセルアレイＭＣの回路図である。 ビット線ブースタ１５の回路図である。 ＦＳ条件における、ＳＲＡＭセルＭＣの不良率（ｓｉｇｍａ）と選択ワード線ＷＬの電圧ＶＷＬと選択ビット線ＢＬの電圧ＶＢＬとの関係を示す図である。 ＳＦ条件における、ＳＲＡＭセルＭＣの不良率（ｓｉｇｍａ）と選択ワード線ＷＬの電圧ＶＷＬと選択ビット線ＢＬの電圧ＶＢＬとの関係を示す図である。 ＳＲＡＭセルＭＣの製造上の特性変動に対する電圧ＶＷＬ、ＶＢＬの関係を示す図である。 第２実施形態に係る半導体記憶装置を示すブロック図である。 ワード線ドライバ１３ａの一例を示す回路図である。 ワード線ドライバ１３ａの一例を示す回路図である。 ビット線ブースタ１５ａの回路図である。 電圧ＶＷＬのプロセス及び温度依存性を示す図である。 図１１に示す各条件における電圧ＶＷＬの変動量ΔＶＷＬ（Ｖ）を示す図である。

以下、図面を参照しながら、本発明に係る半導体記憶装置の実施形態について詳細に説明する。

［第１実施形態］
［構成］
はじめに、図１を参照して、第１実施形態に係る半導体記憶装置の全体構成について説明する。図１は、第１実施形態に係る半導体記憶装置を示すブロック図である。第１実施形態に係る半導体記憶装置は、ＳＲＡＭブロック１０、及びレギュレータ２０を有する。ＳＲＡＭブロック１０は、データの書き込み、及び読み出しを可能に構成されている。レギュレータ２０は、電源電圧ＶＤＤを降圧して正の電圧ＶＷＬを生成し、ＳＲＡＭブロック１０に供給する。なお、ＳＲＡＭブロック１０とレギュレータ２０は、同一のＬＳＩチップの内部に設けられているが、レギュレータ２０は、ＬＳＩチップの外部であってもよい。

ＳＲＡＭブロック１０は、メモリセルアレイ１１、ロウデコーダ１２、ワード線ドライバ１３、カラムデコーダ１４、及びビット線ブースタ１５を有する。

メモリセルアレイ１１は、複数のワード線ＷＬと、ビット線ＢＬｔ、ＢＬｃからなる複数のビット線対ＢＬと、このワード線ＷＬとビット線対ＢＬの交差部に設けられた複数のＳＲＡＭセルＭＣとを備えている。

ロウデコーダ１２は、データ書き込みの際、入力されるロウアドレス信号に基づきワード線ＷＬを選択する。ワード線駆動回路１３は、レギュレータ２０から電圧ＶＷＬを供給され、選択されたワード線ＷＬにその電圧ＶＷＬを印加する。

カラムデコーダ１４は、データ書き込みの際、入力されるカラムアドレス信号に基づきビット線対ＢＬを選択する。ビット線ブースタ１５は、レギュレータ２０から電圧ＶＷＬを供給され、電圧ＶＷＬに応じた負の電圧ＶＢＬを生成する。ビット線ブースタ１５は、選択されたビット線対ＢＬの一方に負の電圧ＶＢＬを印加する。このとき、ビット線対ＢＬの他方には、電源電圧ＶＤＤが印加される。

次に、図２を参照して、ＳＲＡＭセルＭＣの回路構成について説明する。図２は、ＳＲＡＭセルＭＣの回路図である。

ＳＲＡＭセルＭＣは、例えば、図２に示すような６トランジスタ型メモリセルとして構成される。すなわち、６トランジスタ型メモリセルは、ソースが電源線ＶＤＤ及び接地線ＶＳＳ間に直列接続された、ＰＭＯＳトランジスタＱ１及びＮＭＯＳトランジスタＱ２を備えた第１のインバータＩＶ１と、ＰＭＯＳトランジスタＱ３及びＮＭＯＳトランジスタＱ４を備えた第２のインバータＩＶ２とを有する。これらインバータＩＶ１、ＩＶ２の入力と出力は相互に接続されて、データ保持部を構成している。ビット線ＢＬｔと第１のインバータＩＶ１の出力端との間には、第１のトランスファトランジスタＱ５が接続され、ビット線ＢＬｃと第２のインバータＩＶ２の出力端との間には、第２のトランスファトランジスタＱ６が接続されている。第１及び第２のトランスファトランジスタＱ５、Ｑ６のゲート端子は、ワード線ＷＬに接続されている。なお、この６トランジスタ型メモリセルを用いた書き込み動作は、ビット線ＢＬｔ、ＢＬｃの双方で行われるが、読み出し動作については、ビット線ＢＬｔ、ＢＬｃのいずれか一方のみからなされるシングルエンド読み出しでも良い。

次に、図３を参照して、ビット線ブースタ１５の回路構成について説明する。図３は、ビット線ブースタ１５の回路図である。

ビット線ブースタ１５は、直列接続されたインバータＩＶ３と、キャパシタＣ＿ｂｏｏｓｔ１とにて構成されている。インバータＩＶ３の電源線Ｌは、電圧ＶＷＬを印加される。キャパシタＣ＿ｂｏｏｓｔ１は、インバータＩＶ３の出力端子の電圧に基づくカップリングにより、ビット線対ＢＬのいずれか一方に負の電圧ＶＢＬを印加する。すなわち、容量カップリングにより生成される負の電圧ＶＢＬの振幅は、インバータＩＶ３の出力端子の電圧の振幅に比例する。よって、電圧ＶＷＬの振幅が高いほど、電圧ＶＢＬの振幅を高く設定することができる。このことは、電圧ＶＷＬのレベルが低いほど、電圧ＶＢＬのレベルを高く設定できることに相当する。

[電圧印加条件]
次に、図４〜図６を参照して、製造工程により生じるＳＲＡＭセルＭＣの特性に応じた最適な電圧印加条件について説明する。図４及び図５は、各々、ＦＳ条件及びＳＦ条件における、ＳＲＡＭセルＭＣの不良率（ｓｉｇｍａ）と電圧ＶＷＬと電圧ＶＢＬとの関係を示す。ここで、ＦＳ条件及びＳＦ条件は、ＳＲＡＭセルＭＣを構成するＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの製造工程による特性の変動を示す。ＦＳ条件では、ＮＭＯＳトランジスタが電流駆動力の大きい側に変動し（Ｆａｓｔ）、ＰＭＯＳトランジスタが電流駆動力の小さい側に変動する（Ｓｌｏｗ）。一方、ＳＦ条件では、ＮＭＯＳトランジスタが電流駆動力の小さい側に変動し（Ｓｌｏｗ）、ＰＭＯＳトランジスタが電流駆動力の大きい側に変動する（Ｆａｓｔ）。

ビット線対ＢＬの一方には、負の電圧ＶＢＬが印加される。したがって、ＳＲＡＭセルＭＣのトランジスタＱ５、Ｑ６のソース−ゲート間電圧及びソース−ドレイン間電圧が増加するため、データの書き込みが容易となり、ＳＲＡＭセルＭＣの書き込み不良率は減少される。しかしながら、トランジスタＱ５、Ｑ６の閾値電圧を上回るように負の電圧ＶＢＬが設定されれば、非選択のＳＲＡＭセルＭＣ（ワード線ＷＬが０Ｖ）であっても、トランジスタＱ５、Ｑ６が導通状態となってしまう。これによって、選択カラム中で、非選択ロウのセルへの誤書き込みが発生し、ＳＲＡＭセルＭＣの不良率は増加する。

ＦＳ条件では、書き込み時、ビット線対ＢＬの一方に負の電圧ＶＢＬを印加し、書き込みマージンを改善していくと、ディスターブ不良が律速される。そのため、書き込み時、ビット線対ＢＬの一方に負の電圧ＶＢＬを印加し、且つ電源電圧ＶＤＤよりも低いレベルに設定した電圧ＶＷＬをワード線ＷＬに印加すれば、ディスターブ不良も減少する。電圧ＶＢＬのみを調整する場合よりも、電圧ＶＷＬ及び電圧ＶＢＬを共に調整する方が、より低い不良率を実現できる。ＦＳ条件では、例えば図４の点Ｐ１に示すように、電圧ＶＷＬ＝０．５５Ｖ、及び電圧ＶＢＬ＝−０．３０Ｖという条件で、ＳＲＡＭセルＭＣの不良率が最も小さくなっている。

一方、ＳＦ条件では、ＮＭＯＳトランジスタＱ５、Ｑ６の駆動力は小さく、ディスターブ不良は起こり難いため、電圧ＶＷＬのレベルは下げる必要がない。また、ＳＦ条件では、ＳＲＡＭセルＭＣのトランジスタＱ５、Ｑ６の閾値電圧が高いため、ＦＳ条件よりも電圧ＶＢＬのレベルを高くした場合に、より低い不良率を実現できる。ＳＦ条件では、例えば図５に示す点Ｐ２に示すように、電圧ＶＷＬ＝０．６０Ｖ、及び電圧ＶＢＬ＝−０．３５Ｖという条件で、ＳＲＡＭセルＭＣの不良率が最も小さくなっている。

図６は、図４及び図５に示す点Ｐ１、Ｐ２から求められるＳＲＡＭセルＭＣの特性に応じた最適な電圧ＶＷＬ、ＶＢＬの関係を示す図である。ＳＲＡＭセルＭＣの不良率が最も小さくなる電圧ＶＢＬ及び電圧ＶＷＬは、比例関係にある。ＦＳ条件、ＳＦ条件によって、電圧ＶＢＬ、ＶＷＬの最適レベルは異なる。ＦＳ条件ではＳＦ条件に比べて、電圧ＶＷＬはより低く、電圧ＶＢＬはより高く設定することで、ＳＲＡＭセルＭＣの不良率を最小にすることができる。

より具体的に、電圧ＶＢＬと電圧ＶＷＬとの関係を示す。ＳＲＡＭセルＭＣでは、データ書き込みのバランスを考慮すると、製造条件の変動に拘わらず、ＮＭＯＳトランジスタＱ５、Ｑ６とＰＭＯＳトランジスタＱ１、Ｑ３の電流比を一定とすることが望ましい。このため、以下の［数１］を満たすように電圧ＶＷＬを調整する。なお、符号Ｖｔｈｎ、Ｖｔｈｐは各々、ＮＭＯＳトランジスタＱ５、Ｑ６及びＰＭＯＳトランジスタＱ１、Ｑ３の閾値電圧を示す。符号βｎ、βｐは、定数である。
［数１］
｛βｎ（ＶＷＬ−Ｖｔｈｎ）＾２｝／｛βｐ（ＶＤＤ−Ｖｔｈｐ）＾２｝＝一定

ここで、製造条件の変動に起因したＰＭＯＳトランジスタＱ１、Ｑ３の電流変動に比べ、ＮＭＯＳトランジスタＱ５、Ｑ６の電流変動が支配的であるとすると、［数１］の分母は一定と見ることができる。したがって、ＶＷＬ−Ｖｔｈｎが一定となるようにＶＷＬを決定すれば、［数１］が一定となる条件を満たす。そこで、ＶＷＬ−Ｖｔｈｎ＝Ａ（一定）とすると、［数２］の関係が導かれる。
［数２］
ＶＷＬ＝Ｖｔｈｎ＋Ａ

また、電圧ＶＢＬは、ＮＭＯＳトランジスタＱ５、Ｑ６の閾値電圧Ｖｔｈｎ程度であるので、以下に示す［数３］で表すことができる。
［数３］
−ＶＢＬ＝Ｖｔｈｎ

したがって、［数２］、［数３］より、電圧ＶＷＬと電圧ＶＢＬとの関係は、以下に示す［数４］で表すことができる。
［数４］
ＶＷＬ＝−ＶＢＬ＋Ａ

第１実施形態に係る半導体記憶装置は、ＳＲＡＭセルＭＣの製造上の特性変動に基づき、図６に示すような関係となるように、電圧ＶＷＬのレベル、電圧ＶＢＬのレベルを設定する。具体的には、半導体記憶装置は、電圧ＶＷＬのレベルが低いほど、電圧ＶＢＬのレベルが高くなるように、すなわち、上記［数４］の関係を満たすように、電圧ＶＷＬのレベル、電圧ＶＢＬのレベルを設定する。なお、レギュレータ２０は、点Ｐ１、Ｐ２を結ぶ直線上で電圧ＶＷＬのレベルをデジタル的に制御するものでも、連続的（アナログ的）に電圧ＶＷＬのレベルを制御可能に構成されるものでも良い。

[効果]
第１実施形態に係る半導体記憶装置によれば、プロセス条件に応じて正の電圧ＶＷＬに応じて負の電圧ＶＢＬを設定可能に構成されているので、プロセス条件の変動によらず書き込み特性の悪化を抑制し、低電圧で書き込み動作を実行することができる。

[第２実施形態]
[構成]
次に、図７を参照して、第２実施形態に係る半導体記憶装置の全体構成について説明する。図７は、第２実施形態に係る半導体記憶装置を示すブロック図である。なお、第２実施形態において、第１実施形態と同様の構成については、同一符号を付し、その説明を省略する。

第２実施形態に係る半導体記憶装置は、第１実施形態のレギュレータ２０の代わりに、ヒューズ回路２０ａを有する。また、第２実施形態に係る半導体記憶装置は、第１実施形態と異なるワード線ドライバ１３ａ及びビット線ブースタ１５ａを有する。

ヒューズ回路２０ａは、選択ワード線ＷＬの電圧ＶＷＬのレベル、及び選択ビット線対ＢＬの電圧ＶＷＬのレベルに関する情報を有する。ヒューズ回路２０ａは、信号ＣＯＤＥ＜０＞、ＣＯＤＥ＜１＞を、ワード線ドライバ１３ａ及びビット線ブースタ１５ａに出力する。信号ＣＯＤＥ＜０＞、ＣＯＤＥ＜１＞は、選択ワード線ＷＬの電圧ＶＷＬのレベル及び選択ビット線対ＢＬの電圧ＶＷＬのレベルに応じて設定された電圧を持つ。

ワード線ドライバ１３ａ及びビット線ブースタ１５ａは、信号ＣＯＤＥ＜０＞、ＣＯＤＥ＜１＞に基づき、電圧ＶＷＬ及び電圧ＶＢＬを設定する。また、ワード線ドライバ１３ａ及びビット線ブースタ１５ａは、第１実施形態と同様に、ＳＲＡＭセルＭＣの製造上の特性変動に基づき、電圧ＶＷＬ、電圧ＶＢＬを設定する。なお、ワード線ドライバ１３ａ及びビット線ブースタ１５ａは、電圧ＶＷＬのレベルが低いほど、電圧ＶＢＬのレベルを高く設定し、上記［数４］の関係を満たすように、電圧ＶＷＬ、電圧ＶＢＬを設定する。

次に、図８及び図９を参照して、ワード線ドライバ１３ａの回路構成について説明する。図８及び図９は、ワード線ドライバ１３ａの一例を示す回路図である。

ワード線ドライバ１３ａは、図８に示すように、インバータＩＶ４、そのインバータＩＶ４の出力端子と接地電位との間に接続された降圧素子Ｅ１、Ｅ２を有する。インバータＩＶ４の出力端子は、ワード線ＷＬに接続され、ワード線ＷＬに電圧ＶＷＬを転送する。降圧素子Ｅ１、Ｅ２は、信号ＣＯＤＥ＜０＞、ＣＯＤＥ＜１＞に基づき、導通状態及び非導通状態となり、インバータＩＶ４の出力端子の電圧を降圧させる。これにより、インバータＩＶ４のプルアップ用のＰＭＯＳトランジスタと降圧素子Ｅ１、Ｅ２のプルダウン用のＰＭＯＳトランジスタＱ７、Ｑ８とのバランスによって、降圧素子Ｅ１、Ｅ２は電圧ＶＷＬを設定する。２つの降圧素子Ｅ１、Ｅ２の各々を、導通状態及び非導通状態に制御することにより、電圧ＶＷＬは段階的に変化する。

降圧素子Ｅ１は、直列接続されたＰＭＯＳトランジスタＱ７、及び抵抗素子Ｒ１にて構成されている。ＰＭＯＳトランジスタＱ７は、ソースがインバータＩＶ４の出力端に接続され、ドレインが抵抗素子Ｒ１の一端に接続され、ゲートがヒューズ回路２０ａから信号ＣＯＤＥ＜１＞の入力を受け付ける。抵抗素子Ｒ１の他端は、接地されている。降圧素子Ｅ２は、降圧素子Ｅ１と同様に直列接続されたＰＭＯＳトランジスタＱ８及び抵抗素子Ｒ２にて構成されている。ＰＭＯＳトランジスタＱ８は、ゲートがヒューズ回路２０ａから信号ＣＯＤＥ＜０＞の入力を受け付ける。抵抗素子Ｒ１、Ｒ２は、ＰＭＯＳトランジスタＱ７、Ｑ８に大きな電圧が印加されるのを防止する機能を有する。

また、ワード線ドライバ１３ａは、図９に示す構成であってもよい。すなわち、降圧素子Ｅ１、Ｅ２は各々、図８に示す構成から抵抗素子Ｒ１、Ｒ２を省略したものであってもよい。この場合、ＰＭＯＳトランジスタＱ７、Ｑ８は各々、ソースがインバータＩＶ４の出力端に接続され、ドレインが各々接地される。

次に、図１０を参照して、ビット線ブースタ１５ａの回路構成にてついて説明する。図１０は、ビット線ブースタ１５ａの回路図である。

ビット線ブースタ１５ａは、ビット線対ＢＬに印加する電圧の値を調整するブーストラップ回路１５１、及びそのブーストラップ回路１５１とビット線対ＢＬとの間に設けられた書き込みバッファ回路１５２を有する。

ブーストラップ回路１５１は、図１０に示すように、インバータＩＶ５〜ＩＶ９、トランジスタＱ９〜Ｑ１４、ＮＯＲ回路Ｎ１、Ｎ２、及びブートストラップ用のキャパシタＣ＿ｂｏｏｓｔ２を有する。インバータＩＶ５の出力端子は、インバータＩＶ６〜ＩＶ７を介してキャパシタＣ＿ｂｏｏｓｔ２の一端側のノードａに接続される。ここでキャパシタＣ＿ｂｏｏｓｔ２の他端側をノードｎとする。ノードａとノードｎとの間にはキャパシタＣ＿ｂｏｏｓｔ２と並列にＰＭＯＳトランジスタＱ９及びＮＭＯＳトランジスタＱ１０が接続されている。トランジスタＱ９のゲートには、インバータＩＶ８、ＩＶ９を介して書き込みイネーブル信号ＷＥが入力され、トランジスタＱ１０のゲートには、インバータＩＶ８を介して書き込みイネーブル信号ＷＥが入力される。

ノードｎは、ノードｎを放電するためのＮＭＯＳトランジスタＱ１１、Ｑ１２を介して接地線ＶＳＳに接続されている。また、ノードｎは、ノードｎを放電するためのＮＭＯＳトランジスタＱ１３、Ｑ１４を介して接地線ＶＳＳに接続されている。トランジスタＱ１１、Ｑ１３のゲートには、ブーストイネーブル信号ｂｏｏｓｔ＿ｅｎがインバータＩＶ５を介して入力され、トランジスタＱ１２、Ｑ１４のゲートには各々、ＮＯＲ回路Ｎ１、Ｎ２からの出力信号が入力される。ＮＯＲ回路Ｎ１は、一方の入力端子にインバータＩＶ８を介して書き込みイネーブル信号ＷＥが入力され、その他方の入力端子に信号ＣＯＤＥ＜１＞が入力される。ＮＯＲ回路Ｎ２は、一方の入力端子にインバータＩＶ８を介して書き込みイネーブル信号ＷＥが入力され、その他方の入力端子に信号ＣＯＤＥ＜０＞が入力される。

上記ブートストラップ回路１５１は、書き込み動作実行時にノードｎの電位を負電位にし、そのノードｎの負電位を書き込みバッファ回路１５２を介してビット線対ＢＬに印加して、ビット線ＢＬｔ又はＢＬｃの一方を負電位に駆動する機能を有する。すなわち、ブートストラップ回路１５１は、キャパシタＣ＿ｂｏｏｓｔ２の一端に接続された充電／放電回路（トランジスタＱ１１〜Ｑ１４）を有する。ブートストラップ回路１５１は、充電／放電回路の充電又は放電電流を信号ＣＯＤＥ＜１＞、＜０＞に基づいて調整することにより、キャパシタ素子Ｃ＿ｂｏｏｓｔ２の他端が高レベルから低レベルへと反転したときのキャパシタ素子Ｃ＿ｂｏｏｓｔ２の一端に現れる電圧を調整する。

書き込みバッファ回路１５２は、インバータＩＶ１０〜ＩＶ１３、ＮＭＯＳトランジスタＱ１５、Ｑ１６を有する。ブーストイネーブル信号ｂｏｏｓｔ＿ｅｎは、インバータＩＶ１０、ＩＶ１１を介してトランジスタＱ１５のゲートに入力されるとともに、インバータＩＶ１０を介してトランジスタＱ１６のゲートに入力される。トランジスタＱ１５のソースはブートストラップ回路１５１のノードｎに接続され、トランジスタＱ１６のソースは接地線ＶＳＳに接続されている。インバータＩＶ１２、ＩＶ１３は、電源線ＶＤＤとトランジスタＱ１５、Ｑ１６のドレインとの間に接続され、入力端子には互いに異なるデータ信号ＤＩ、／ＤＩが入力される。また、インバータＩＶ１２、ＩＶ１３の出力端子はそれぞれビット線ＢＬｔ、ＢＬｃに接続されている。

[ワード線電圧ＶＷＬのプロセス及び温度依存性]
次に、図１１及び図１２を参照して、ワード線電圧ＶＷＬのプロセス及び温度依存性について説明する。図１１は、製造条件及び温度条件によるワード線電圧ＶＷＬの変化を示している。

図１１に示す符号の前半の「ＴＴ」、「ＳＳ」、「ＳＦ」、「ＦＳ」、「ＦＦ」は、製造条件の変動に起因したトランジスタの特性を示し、1文字目がＮＭＯＳトランジスタの特性、２文字目がＰＭＯＳトランジスタの特性を示している。「Ｔ」は標準（Ｔｙｐｉｃａｌ）、「Ｓ」は駆動力小（Ｓｌｏｗ）、「Ｆ」は駆動力大（Ｆａｓｔ）である。後半の「２５」、「−４０」、「１２５」は、駆動時の温度条件である。

図１１では、ワード線ドライバ１３ａの降圧素子として、ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタ（図９のタイプ）、抵抗素子Ｒ、及びＰＭＯＳトランジスタと抵抗素子との組合せ（図８のタイプ）の４つタイプにおいてシミュレーションした。それぞれ「ＴＴ２５」（ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタが共に標準特性で、２５℃で駆動）の条件で、ワード線ＷＬにＶＷＬ＝０．５５Ｖが印加されるように調整した場合、他の製造条件及び温度条件で、ワード線電圧ＶＷＬがどのように変動するかをシミュレーションした。図１２には、図１１に示す、降圧素子のタイプ別のワード線電圧ＶＷＬの変動量ΔＶＷＬが示されている。

図１１及び図１２から明らかなように、降圧素子としてＰＭＯＳトランジスタと抵抗素子との組合せを使用した場合が、ワード線電圧ＶＷＬの製造条件及び温度条件による依存性が最も小さかった。また、降圧素子としてＰＭＯＳトランジスタ単独を使用した場合も、製造条件及び温度条件による依存性は比較的小さかった。これは、ワード線電圧ＶＷＬを決定するプルアップ用の素子とプルダウン用の素子が共にＰＭＯＳトランジスタであるため、製造条件及び温度条件による変動が、両ＰＭＯＳトランジスタに均等に現れる結果、変動分が相殺されるからと考えられる。

これに対し、降圧素子としてＮＭＯＳトランジスタを使用した場合、特にＮＭＯＳトランジスタの駆動力が大きく、ＰＭＯＳトランジスタの駆動力が小さい「ＦＳ」条件におけるワード線電位の低下が顕著であった。これは、ワード線電圧ＶＷＬを決定するプルアップ用のＰＭＯＳトランジスタよりもプルダウン用のＮＭＯＳトランジスタの影響が大きく現れた結果と考えられる。同様の理由から、降圧素子として抵抗素子のみを使用した場合の変動も大きかった。

以上の結果から、ワード線電圧ＶＷＬを生成するワード線ドライバ１３ａの降圧素子は、図８又は図９に示した、ＰＭＯＳトランジスタＱ７，Ｑ８を使用したタイプのものが望ましいことが分かる。

[効果]
第２実施形態に係る半導体記憶装置は、第１実施形態の効果に加えて、信号ＣＯＤＥ＜０＞、ＣＯＤＥ＜１＞に応じて、ワード線ＷＬの電圧ＶＷＬを段階的に制御することが可能となる。

また、第２実施形態の降圧素子Ｅ１、Ｅ２は、図１１及び図１２に示すように、安定して電圧ＶＷＬを生成することができる。したがって、第２実施形態に係る半導体記憶装置は、プロセス条件によらず、さらに安定した制御を実行することができる。

［その他実施形態］
以上、半導体記憶装置の実施形態を説明してきたが、本発明は、上記実施形態に限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、追加、置換等が可能である。

１０…ＳＲＡＭブロック、 ２０…レギュレータ２０ １１…メモリセルアレイ、 １２…ロウデコーダ、 １３、１３ａ…ワード線ドライバ、 １４…カラムデコーダ、 １５、１５ａ…ビット線ブースタ、 ＭＣ…ＳＲＡＭセル、 ＷＬ…ワード線、 ＢＬ…ビット線対、 ＢＬｔ、ＢＬｃ…ビット線、 ＩＶ１〜ＩＶ１３…インバータ、 Ｑ１〜Ｑ１６…トランジスタ、 Ｒ１、Ｒ２…抵抗素子、 Ｎ１、Ｎ２…ＮＯＲ回路。

Claims (6)

1. 複数のワード線、これらワード線と交差する複数のビット線、並びに前記複数のワード線と前記複数のビット線の交差部に接続された複数のメモリセルを備えたメモリセルアレイと、
   前記メモリセルへのデータ書き込みの際に、選択したワード線を正の第１電圧まで駆動するワード線ドライバと、
   前記メモリセルへのデータ書き込みの際に、選択したビット線を前記第１電圧に応じた負の第２電圧まで駆動するビット線ドライバとを備え、
   前記ワード線ドライバ及び前記ビット線ドライバは、前記メモリセルの特性に応じて設定された前記第１電圧及び第２電圧をそれぞれ出力し、前記第１電圧及び第２電圧は、前記第１電圧のレベルが低いほど、前記第２電圧のレベルが高くなるように設定される
   ことを特徴とする半導体記憶装置。
2. 前記メモリセルは、データ保持部、及びこのデータ保持部と前記ビット線との間に接続されると共にゲートが前記ワード線に接続されたトランスファゲートを備えたＳＲＡＭセルからなる
   ことを特徴とする請求項１記載の半導体記憶装置。
3. 前記第１電圧及び第２電圧を指定する電圧設定情報を記憶する電圧設定情報記憶手段を有し、
   前記ワード線ドライバは、前記電圧設定情報に基づいて前記第１電圧を生成し、
   前記ビット線ドライバは、前記電圧設定情報に基づいて前記第２電圧を生成する
   ことを特徴とする請求項１又は２記載の半導体記憶装置。
4. 前記ワード線ドライバは、
   ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタからなるインバータ回路と、
   このインバータ回路の出力端に接続された降圧素子により構成され、
   ワード線選択時には、前記電圧設定情報に基づいて前記降圧素子の抵抗値が調整され、前記ＰＭＯＳトランジスタ及び降圧素子により、電源電圧と接地電位の間の中間電位を前記第１電圧として出力する
   ことを特徴とする請求項３記載の半導体記憶装置。
5. 前記ビット線ドライバは、負電位生成回路を構成するブースストラップ回路を有し、
   前記ブートストラップ回路は、キャパシタ素子と、このキャパシタ素子の一端に接続された充電又は放電回路とを有し、前記充電又は放電回路の充電又は放電電流を前記電圧設定情報に基づいて調整することにより、前記キャパシタ素子の他端が高レベルから低レベルへと反転したときの前記キャパシタ素子の一端に現れる前記第２電圧を調整する
   ことを特徴とする請求項３記載の半導体記憶装置。
6. 請求項１又は２記載の半導体記憶装置と、
   前記第１電圧を生成する第１電圧生成用電源とを有し、
   前記ワード線ドライバは、前記第１電圧生成用電源から供給される第1電圧を前記ワード線に出力し、
   前記ビット線ドライバは、前記第１電圧生成用電源から供給される第１電圧から前記第２電圧を生成して前記ビット線に出力する
   ことを特徴とする半導体装置。