KR20090024454A - 비트 라인을 제어하는 반도체 집적 회로 - Google Patents

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Abstract

반도체 집적 회로를 개시한다. 개시된 본 발명의 비트 라인을 제어하는 반도체 집적 회로는, 비트 라인 쌍이 포함된 셀 어레이 블록을 선택할 수 있는 제 1 블록 선택 신호 및 제 2 블록 선택 신호에 응답하여 상기 비트 라인 쌍을 1차 이퀄라이즈 시키는 제 1 이퀄라이즈 신호를 생성하는 제 1이퀄라이즈 신호 생성부, 및 상기 비트 라인 쌍을 2차 이퀄라이즈 시키는 제 2 이퀄라이즈 신호를 생성하되, 상기 제 1 이퀄라이즈 신호가 활성화 된 이후에 상기 제 2 이퀄라이즈 신호를 생성하는 제 2 이퀄라이즈 신호 생성부를 포함한다.
비트 라인, 이퀄라이즈, 전위차

Description

비트 라인을 제어하는 반도체 집적 회로{Semiconductor Integrated Circuit Controlling Bit Line}
본 발명은 반도체 집적 회로에 관한 것으로서, 보다 구체적으로는 비트 라인을 제어하는 반도체 집적 회로에 관한 것이다.
일반적으로 센스 앰프는 리드 명령에 의해 비트 라인 쌍으로 전송된 데이터를 수신하여 감지 증폭된 신호를 비트 라인 쌍으로 출력한다. 이후, 센스 앰프가 비활성화되면서 서로 반전된 논리 레벨을 가지던 비트 라인 쌍은 하나의 등전위 레벨로 이퀄라이즈 및 프리차지된다. 통상적으로 이퀄라이즈되는 등전위 레벨은 반전 논리 레벨을 갖는 비트 라인 쌍 전위차의 1/2 레벨이다.
그러나, 서로 반전된 논리 레벨을 갖는 비트 라인 쌍이 등전위 레벨로 이퀄라이즈 되기까지 이퀄라이즈부 내에 큰 전류 소모가 발생할 수 있다. 즉, 비트 라인은 예를 들어 코어 전압(VCORE)이 인가되고 반전 비트 라인은 접지 전압(VSS)이 인가될 경우, 코어 전압(VCORE)과 접지 전압(VSS)의 큰 전위차가 이퀄라이즈 되어야 하므로 전류 소모가 클 수 있다.
본 발명의 기술적 과제는 전류 소모가 개선되며 리프레쉬 특성이 개선된 반도체 집적 회로를 제공하는 것이다.
본 발명의 기술적 과제를 달성하기 위하여, 본 발명의 일 실시예에 따른 비트 라인을 제어하는 반도체 집적 회로는, 비트 라인 쌍이 포함된 셀 어레이 블록을 선택할 수 있는 제 1 블록 선택 신호 및 제 2 블록 선택 신호에 응답하여 상기 비트 라인 쌍을 1차 이퀄라이즈 시키는 제 1 이퀄라이즈 신호를 생성하는 제 1이퀄라이즈 신호 생성부, 및 상기 비트 라인 쌍을 2차 이퀄라이즈 시키는 제 2 이퀄라이즈 신호를 생성하되, 상기 제 1 이퀄라이즈 신호가 활성화 된 이후에 상기 제 2 이퀄라이즈 신호를 생성하는 제 2 이퀄라이즈 신호 생성부를 포함한다.
본 발명의 기술적 과제를 달성하기 위하여, 본 발명의 다른 실시예에 따른 비트 라인을 제어하는 반도체 집적 회로는, 비트 라인 쌍으로 전송된 데이터를 수신하여 감지 증폭된 신호를 상기 비트 라인 쌍으로 출력하는 센스 앰프부, 상기 센스 앰프부가 비활성화되면 제 1 전압 레벨로 1차 이퀄라이즈시키는 이퀄라이즈부 및 상기 비트 라인 쌍을 제 2 전압 레벨로 프리차지 시킴으로써 2차 이퀄라이즈 시키는 프리차지부를 포함한다.
본 발명에 따르면, 비트 라인 쌍을 2단계로 이퀄라이즈 시킴으로써 전류 소 모를 줄일 수 있다. 즉, 비트 라인을 이퀄라이즈 시키는 단계를 분리하여, 완전히 센싱 (fully sensing)되어 반전 논리 레벨을 갖는 비트 라인 쌍의 전위차의 1/2 전압 레벨인 제 1 전압 레벨로 1차 이퀄라이즈 시키고, 이어서 비트 라인 쌍을 제 1 전압 레벨보다 더 낮은 제 2 전압 레벨로 2차 이퀄라이즈 시킨다. 따라서, 1차 이퀄라이즈 시에는 큰 전위차의 비트 라인 쌍이 제 1전압 레벨로 이퀄라이즈 되지만 2차 이퀄라이즈 시에는 제 1 전압 레벨로부터 제 2 전압 레벨로 이퀄라이즈 되어 전류의 소모가 줄어들 수 있다.
또한, 최종 이퀄라이즈된 비트 라인 쌍의 전압 레벨이 종래의 이퀄라이즈 레벨보다 낮은 레벨이므로 센스 앰프가 센싱할 미세 전압은 더욱 커지게 된다. 이로써, 반도체 집적 회로의 리프레쉬 특성이 개선될 수 있다.
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명한다.
도 1은 본 발명의 일 실시예에 따른 비트 라인을 제어하는 반도체 집적 회로의 구성을 나타낸 회로도이다.
도 1을 참조하면, 반도체 집적 회로는 이퀄라이즈부(10), 프리차지부(20), 센스 앰프부(30) 및 컬럼 스위칭부(40)를 포함한다.
이퀄라이즈부(10)는 제 1 이퀄라이즈 신호(EQ1)에 응답하여 비트 라인 쌍(BL, BLB)을 제 1 전압 레벨로 1차 이퀄라이즈 시킨다. 이퀄라이즈부(10)는 제 1 이퀄라이즈 신호(EQ1)를 수신하는 제 1 NMOS 트랜지스터(N1)를 포함한다. 이러한 제 1 NMOS 트랜지스터(N1)는 제 1 이퀄라이즈 신호(EQ1)를 수신하는 게이트, 비트 라인 쌍(BL, BLB)의 양단에 각각 연결된 소스 및 드레인을 포함한다. 여기서, 제 1 전압 레벨은 반전 논리 레벨을 갖는 비트 라인 쌍(BL, BLB)의 전위차의 1/2 레벨로서 (이하 ‘VBLP ’) 정의하기로 한다.
프리차지부(20)는 제 2 이퀄라이즈 신호(EQ2)에 응답하여 비트 라인 쌍(BL, BLB)을 제 2 전압 레벨(VBLP1)로 프리차지 시킴으로써 2차 이퀄라이즈 시킨다. 프리차지부(20)는 제 2 NMOS 트랜지스터(N2) 및 제 3 NMOS 트랜지스터(N3)를 포함한다. 제 2 및 제 3 NMOS 트랜지스터(N2, N3)는 제 2 이퀄라이즈 신호(EQ2)를 수신하는 게이트, 제 2 전압 레벨(VBLP1)과 연결되는 드레인을 포함한다. 또한, 제 2 NMOS 트랜지스터(N2)의 소스는 비트 라인(BL)과 연결되며, 제 3 NMOS 트랜지스터(N3)의 소스는 반전 비트 라인(BLB)에 연결된다.
센스 앰프부(30)는 리드 명령시 각각 풀업 바이어스 신호(CSP) 및 풀다운 바이어스 신호(CSN)에 의해 비트 라인 쌍(BL, BLB)으로 전송된 데이터를 센싱하여 증폭된 신호를 출력한다. 센스 앰프부(30)는 크로스 커플드 형태(cross coupled type)의 센스 앰프로 예시하나 이에 제한되는 것은 아니다. 센스 앰프부(30)는 인버터 형태로 연결된 각각의 제 4 NMOS 트랜지스터(N4) 및 제 1 PMOS 트랜지스터(P1), 제 5 NMOS 트랜지스터(N5) 및 제 2 PMOS 트랜지스터(P2)를 포함한다. 센스 앰프부(30)는 통상의 센스 앰프이므로 자세한 설명은 생략하기로 한다.
컬럼 스위칭부(40)는 컬럼계 활성화 신호(YS)에 응답하여 비트 라인 쌍(BL, BLB)에 실린 데이터를 각각 데이터 라인 쌍(LIOB, LIOT)에 각각 전달한다. 컬럼 스위칭부(40)는 제 6 및 제 7 NMOS 트랜지스터(N6, N7)를 포함한다. 제 6 NMOS 트랜 지스터(N6)는 컬럼계 활성화 신호(YS)를 수신하는 게이트, 반전 비트 라인(BLB)에 연결된 소스 및 반전 데이터 라인(LIOB)에 연결된 드레인을 포함한다. 제 7 NMOS 트랜지스터(N7)는 컬럼계 활성화 신호(YS)를 수신하는 게이트, 비트 라인(BL)에 연결된 소스 및 데이터 라인(LIOT)에 연결된 드레인을 포함한다.
한편, 본 발명의 일 실시예에 따른 반도체 집적 회로는 워드 라인(WL) 및 비트 라인(BL)이 교차하는 지점에 연결된 단위 메모리 셀(1)을 포함한다. 또한, 본 발명의 일 실시예에 따르면 센스 앰프부(30)를 공유하며, 제 1 블록 제어 신호(SHLB) 및 제 2 블록 제어 신호(SHRB)에 의해 센스 앰프부(30)의 상부 및 하부 블록(미도시)을 각각 제어할 수 있다.
본 발명의 일 실시예에 따른 비트 라인을 제어하는 반도체 집적 회로의 동작을 설명하기로 한다.
반도체 집적 회로가 액티브 명령에 따라 워드 라인(WL)이 활성화되면 비트 라인 쌍(BL, BLB)은 차지 쉐어링(charge sharing)을 한다. 이후 리드 명령에 따라 센스 앰프부(30)는 차지 쉐어링된 비트 라인 쌍(BL, BLB)의 전위차를 센싱하기 시작한다. 센스 앰프부(30)의 센싱이 안정된 후, 컬럼계 활성화 신호(YS)가 활성화되어 비트 라인 쌍(BL, BLB)의 데이터가 데이터 라인 쌍(LIOT, LIOB)으로 전달된다. 리드 동작이 수행된 후 프리차지 상태가 되면, 비트 라인 쌍(BL, BLB)은 2단계 이퀄라이즈를 수행한다.
즉, 제 1 NMOS 트랜지스터(N1)는 활성화된 하이 레벨의 제 1 이퀄라이즈 신호(EQ1)에 응답하여 양단에 연결된 비트 라인 쌍(BL, BLB)의 레벨을 이퀄라이즈 시 킨다. 비트 라인(BL)에는 코어 전압(VCORE)이 인가되고 반전 비트 라인(BLB)에는 접지 전압(VSS)이 인가될 경우를 예시하기로 하면, 제 1 이퀄라이즈 신호(EQ1)에 의해 비트 라인 쌍(BL, BLB)은 제 1 전압 레벨(VBLP), 즉 두 비트 라인 쌍(BL, BLB)의 양단간의 1/2 전위차((VCORE-VSS)/2))로 이퀄라이즈 된다. 제 1 이퀄라이즈 신호(EQ1)보다 지연되어 활성화되는 하이 레벨의 제 2 이퀄라이즈 신호(EQ2)에 응답하여 제 2 및 제 3 NMOS 트랜지스터(N2, N3)가 턴온된다. 그리하여, 비트 라인 쌍(BL, BLB)은 제 2 전압 레벨(VBLP1)로 이퀄라이즈 된다. 다시 말하면, 이퀄라이즈부(10)에서 비트 라인 쌍(BL, BLB)을 제 1 전압 레벨(VBLP)로 이퀄라이즈시킨 후, 프리차지부(20)에서 제 2 전압 레벨(VBLP1)로 2차 이퀄라이즈 시킨다. 제 2 전압 레벨(VBLP1)은 제 1 전압 레벨(VBLP)보다 낮은 전압 레벨이다.
종래에는 큰 전위차의 비트 라인 쌍(BL, BLB)을 하나의 등전위로 이퀄라이즈 시키는 데에는 전류 소모가 크다. 하지만 본 발명의 일 실시예에 따르면, 종래의 비트 라인 쌍(BL, BLB)이 이퀄라이즈 되는 시간 동안 2단계로 이퀄라이즈 시킨다. 특히, 제 2 이퀄라이즈 신호(EQ2)에 응답하여 비트 라인 쌍(BL, BLB)이 제 1 전압 레벨(VBLP)로부터 제 2 전압 레벨(VBLP1)로 이퀄라이즈 되므로, 종래의 이퀄라이즈 동작시의 전류 소모보다 적을 수 있다. 이러한 제 1 및 제 2 이퀄라이즈 신호(EQ1, EQ2)의 신호에 대해서는 다음의 도면을 참조하여 자세히 설명하기로 한다.
도 2는 제 1 이퀄라이즈 신호 생성부(100)의 회로도이다.
도 2를 참조하면, 제 1 이퀄라이즈 신호 생성부(100)는 비트 라인 쌍(BL, BLB)이 포함된 셀 어레이 블록(미도시)을 선택할 수 있는 제 1 블록 선택 신 호(BXi) 및 제 2 블록 선택 신호(BXj)에 응답하여 비트 라인 쌍(BL, BLB)을 이퀄라이즈 시키는 제 1 이퀄라이즈 신호(EQ1)를 생성한다. 이러한 제 1 이퀄라이즈 신호 생성부(100)는 레벨 쉬프터(110) 및 지연부(120)를 포함한다.
레벨 쉬프터(110)는 수신된 레벨이 로직 로우, 즉 접지 전압(VSS)일때 외부 전압 레벨(VDD)보다 승압된 레벨인 고전압(VPP)을 출력한다. 레벨 쉬프터(110)는 제 1 내지 제 2 PMOS 트랜지스터(P1, P2) 및 제 1 내지 제 2 NMOS 트랜지스터(N1, N2)를 포함한다. 제 2 PMOS 트랜지스터(P2) 및 제 2 NMOS 트랜지스터(N2)가 인버터 타입으로 연결되고, 제 1 NMOS 트랜지스터(N1)의 드레인 및 소스가 각각 제 2 PMOS 트랜지스터(P2)의 게이트 및 제 2 NMOS 트랜지스터(N2)의 게이트에 연결된다. 제 1 PMOS 트랜지스터(P1)는 노드 a의 레벨을 인가받는 게이트, 고전압(VPP)과 연결된 소스 및 제 2 PMOS 트랜지스터(P2)의 게이트와 연결된 드레인을 포함한다. 그러나, 이에 제한되지 않으며, 통상적인 레벨 쉬프터를 사용할 수 있음은 물론이다.
지연부(120)는 다수의 인버터(IV1-IV3)를 포함하는 인버터 체인 형태이다.
제 1 이퀄라이즈 신호 생성부(100)의 동작을 설명하기로 한다.
액티브 명령에 의해 입력되는 어드레스 중 최상위 로우 어드레스가 프리 디코딩되어 제 1 블록 선택 신호(BXi) 및 제 2 블록 선택 신호(BXj)가 생성된다. 다시 말하면, 제 1 블록 선택 신호(BXi) 및 제 2 블록 선택 신호(BXj)는 예를 들어, 센스 앰프부(도 1의 30 참조)의 상부 및 하부 블록(미도시)중 선택된 블록에서의 워드 라인 활성화 여부에 대한 정보를 제공하는 신호이다. 여기서는, 제 1 블록 선택 신호(BXi)에 의한 셀 블록이 선택되는 경우를 설명하기로 한다. 이때 제 1 블록 선택 신호(BXi)는 활성화되고, 제 2 블록 선택 신호(BXj)는 비활성화된다.
따라서, 제 1 노어 게이트(NOR1)는 하이 레벨의 제 1 블록 선택 신호(BXi) 및 로우 레벨의 제 2 블록 선택 신호(BXj)를 수신하여 로우 레벨의 신호를 출력한다. 그리하여, 제 1 NMOS 트랜지스터(N1)가 턴온되고 연속적으로 제 2 PMOS 트랜지스터(P2)가 턴온된다. 이로써, 노드 a는 고전압(VPP)의 하이 레벨이 된다. 노드 a의 신호는 지연부(120)를 경유하여 반전 지연되어 로우 레벨의 제 1 이퀄라이즈 신호(EQ1)를 제공한다. 즉, 선택된 블록에서 워드 라인이 활성화될 경우, 제 1 이퀄라이즈 신호(EQ1)는 비활성화되어 비트 라인 쌍(BL, BLB)을 이퀄라이즈 시킬 수 없다.
이어서, 워드 라인이 비활성화되어 프리차지 될 경우, 제 1 블록 선택 신호(BXi) 및 제 2 블록 선택 신호(BXj)도 비활성화된다. 따라서, 제 1 노어 게이트(NOR1)의 입력 단자에서 모두 로우 레벨을 수신하므로 하이 레벨의 출력 신호를 제공한다. 이때, 제 1 NMOS 트랜지스터(N1)는 게이트-소스간 전압(VGS)이 문턱 전압(Vt)보다 작으므로 턴오프되고, 제 2 NMOS 트랜지스터(N2)는 턴온된다. 그러므로, 노드 a의 로우 레벨 신호는 지연부(120)를 경유함으로써 하이 레벨의 제 1 이퀄라이즈 신호(EQ1)를 제공할 수 있다. 즉, 선택된 블록이 프리차지 되는 경우, 제 1 이퀄라이즈 신호(EQ1)가 활성화되어 비트 라인 쌍(BL, BLB)을 이퀄라이즈 시킬 수 있다.
도 3은 제 2 이퀄라이즈 신호 생성부(200)의 회로도이다.
도 3을 참조하면, 제 2 이퀄라이즈 신호 생성부(200)는 제 1 이퀄라이즈 신호(EQ1)에 응답하여 제 2 이퀄라이즈 신호(EQ2)를 생성한다.
제 2 이퀄라이즈 신호 생성부(200)는 지연부(210) 및 논리곱 게이트(AND)를 포함한다. 지연부(210)는 다수의 인터버(IV1, IV2)를 포함한다.
제 2 이퀄라이즈 신호 생성부(200)의 동작을 설명하기로 한다.
논리곱 게이트(AND)는 제 1 이퀄라이즈 신호(EQ1) 및 제 1 이퀄라이즈 신호(EQ1)의 지연된 신호를 수신한다. 그리하여, 제 1 이퀄라이즈 신호(EQ1)가 활성화되는 동안 제 1 이퀄라이즈 신호(EQ1)보다 지연되어 생성되되, 제 1 이퀄라이즈 신호(EQ1)와 오버랩되어 활성화되는 제 2 이퀄라이즈 신호(EQ2)를 생성한다. 한편, 지연부(210)의 지연 소자의 수는 비트 라인 쌍(BL, BLB)이 제 1 전압 레벨(VBLP)로 이퀄라이즈 되기까지의 소정 시간을 고려하여 구성할 수 있으므로 가감이 가능하다.
이로써, 비트 라인 쌍(BL, BLB)을 2단계로 이퀄라이즈 시킬 수 있는 복수의 제 1 및 제 2 이퀄라이즈 신호(EQ1, EQ2)를 생성할 수 있다.
도 4는 제 2 전압 레벨이 생성되는 것을 나타낸 개념적인 블록도이다.
우선, 제 1 전압 생성부(310)에서 제 1 전압 레벨(VBLP)을 제공한다. 여기서, 제 1 전압 생성부(310)는 종래의 비트 라인 쌍(BL, BLB)의 프리차지 레벨을 제공하던 제 1 전압 레벨(VBLP)을 생성하는 전원 회로이다. 이를 이용해서, 트리밍부(320)에서 제 1 전압 레벨(VBLP)을 트리밍하여 소정의 원하는 전압인 제 2 전압 레벨(VBLP1)을 생성할 수 있다. 그러나 이에 제한되지 않음은 물론이며, 종래의 비 트 라인 쌍(BL, BLB)을 프리차지 시키던 레벨보다 더 낮은 전압 레벨을 생성하는 전원 회로이면 가능하다.
도 5는 제 1 및 제 2 이퀄라이즈 신호(EQ1, EQ2)의 제어에 의한 비트 라인 쌍(BL, BLB)의 동작 특성을 나타낸 도면이다.
비트 라인 쌍(BL, BLB)은 제 2 전압 레벨(VBLP1)로 프리차지 되어 있다가, 워드 라인(WL)이 활성화되면 센싱을 시작한다. 이때, 비트 라인 쌍(BL, BLB)은 종래의 프리차지 레벨보다 더 낮은 레벨인 제 2 전압 레벨(VBLP1)로 프리차지 됨으로써 종래의 센스 앰프의 미세 전압(△V1) 보다 본 발명의 미세 전압(△V2)이 더 커진 것을 알 수 있다. 이로써, 센스 앰프부(도 1의 30 참조)의 센싱 마진 또한 증가됨으로써 리프레쉬 특성이 개선될 수 있다.
워드 라인(WL)이 비활성화되면 제 1 이퀄라이즈 신호(EQ1)가 활성화된다. 그리하여, 풀 레벨(VCORE 와 VSS)로 디벨롭되어 있던 비트 라인 쌍(BL, BLB)을 1차 이퀄라이즈 시킨다. 이때의 이퀄라이즈 레벨은 비트 라인 쌍(BL, BLB)의 전위차의 1/2 레벨인 제 1 전압 레벨(VBLP)이다. 이후, 제 1 이퀄라이즈 신호(EQ1)보다 늦게 활성화되는 제 2 이퀄라이즈 신호(EQ2)에 의해 2차 이퀄라이즈를 수행한다. 이때는 비트 라인 쌍(BL, BLB)의 이퀄라이즈 레벨인 제 1 전압 레벨(VBLP)로부터 제 2 전압 레벨(VBLP1)로 이퀄라이즈 및 프리차지 된다.
본 발명에 따르면, 비트 라인 쌍을 2단계로 이퀄라이즈 시킴으로써 전류 소모를 줄일 수 있다. 즉, 비트 라인을 이퀄라이즈 시키는 단계를 분리하여, 완전히 센싱 (fully sensing)되어 반전 논리 레벨을 갖는 비트 라인 쌍의 전위차의 1/2 전 압 레벨인 제 1 전압 레벨로 1차 이퀄라이즈 시키고, 이어서 비트 라인 쌍을 제 1 전압 레벨보다 더 낮은 제 2 전압 레벨로 2차 이퀄라이즈 시킨다. 따라서, 1차 이퀄라이즈 시에는 큰 전위차의 비트 라인 쌍이 제 1전압 레벨로 이퀄라이즈 되지만 2차 이퀄라이즈 시에는 제 1 전압 레벨로부터 제 2 전압 레벨로 이퀄라이즈 되어 전류의 소모가 줄어들 수 있다.
또한, 최종 이퀄라이즈된 비트 라인 쌍의 전압 레벨이 종래의 이퀄라이즈 레벨보다 낮은 레벨이므로 센스 앰프가 센싱할 미세 전압은 더욱 커지게 된다. 이로써, 반도체 집적 회로의 리프레쉬 특성이 개선될 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 비트 라인을 제어하는 반도체 집적 회로의 블록도,
도 2 는 제 1 이퀄라이즈 신호 생성부의 회로도,
도 3은 제 2 이퀄라이즈 신호 생성부의 회로도,
도 4는 본 발명의 일 실시예에 따른 제 2 전압 레벨 생성부의 블록도, 및
도 5는 도 1에 따른 비트 라인 쌍의 동작 특성을 나타내는 파형도이다.
<도면의 주요 부분에 대한 부호의 설명>
10 : 이퀄라이즈부 20 : 프리차지부
30 : 센스 앰프부 40 : 컬럼 스위칭부
100 : 제 1 이퀄라이즈 신호 생성부
200 : 제 2 이퀄라이즈 신호 생성부

Claims (11)

  1. 비트 라인 쌍이 포함된 셀 어레이 블록을 선택할 수 있는 제 1 블록 선택 신호 및 제 2 블록 선택 신호에 응답하여 상기 비트 라인 쌍을 1차 이퀄라이즈 시키는 제 1 이퀄라이즈 신호를 생성하는 제 1이퀄라이즈 신호 생성부; 및
    상기 비트 라인 쌍을 2차 이퀄라이즈 시키는 제 2 이퀄라이즈 신호를 생성하되, 상기 제 1 이퀄라이즈 신호가 활성화 된 이후에 상기 제 2 이퀄라이즈 신호를 생성하는 제 2 이퀄라이즈 신호 생성부를 포함하는 비트 라인을 제어하는 반도체 집적 회로.
  2. 제 1항에 있어서,
    상기 제 2 이퀄라이즈 신호는 상기 비트 라인 쌍을 1차 이퀄라이즈된 전압보다 낮은 전압 레벨로 이퀄라이즈 시키는 비트 라인을 제어하는 반도체 집적 회로.
  3. 제 1항에 있어서,
    상기 제 2 이퀄라이즈 신호는 상기 제 1 이퀄라이즈 신호에 응답하여 상기 제 1 이퀄라이즈 신호를 지연시킴으로써 생성되되, 상기 제 1 이퀄라이즈 신호와 오버랩되어 활성화되는 신호인 비트 라인을 제어하는 반도체 집적 회로.
  4. 제 1항에 있어서,
    상기 제 1 이퀄라이즈 신호는 상기 비트 라인 쌍의 전위차의 1/2전압 레벨로 이퀄라이즈 시키는 신호인 비트 라인을 제어하는 반도체 집적 회로.
  5. 제 1항에 있어서,
    상기 제 1 이퀄라이즈 신호는 상기 제 1 및 제 2 블록 선택 신호가 비활성화되면 생성되는 비트 라인을 제어하는 반도체 집적 회로.
  6. 제 1항에 있어서,
    상기 제 1 및 제 2 블록 선택 신호는 액티브 명령에 의해 입력되는 어드레스 중, 최상위 로우 어드레스가 프리 디코딩되어 생성되는 비트 라인을 제어하는 반도체 집적 회로.
  7. 비트 라인 쌍으로 전송된 데이터를 센싱하여 증폭된 신호를 상기 비트 라인 쌍으로 출력하는 센스 앰프부;
    상기 센스 앰프부가 비활성화되면 상기 비트 라인 쌍을 제 1 전압 레벨로 1차 이퀄라이즈시키는 이퀄라이즈부; 및
    상기 비트 라인 쌍을 제 2 전압 레벨로 프리차지 시킴으로써 2차 이퀄라이즈 시키는 프리차지부를 포함하는 비트 라인을 제어하는 반도체 집적 회로.
  8. 제 7항에 있어서,
    상기 이퀄라이즈부를 제어하는 제 1 이퀄라이즈 신호는 상기 프리차지부를 제어하는 제 2 이퀄라이즈 신호보다 앞서 생성되는 비트 라인을 제어하는 반도체 집적 회로.
  9. 제 7항에 있어서,
    상기 제 2 전압 레벨은 상기 제 1 전압 레벨보다 낮은 전압인 비트 라인을 제어하는 반도체 집적 회로.
  10. 제 7항에 있어서,
    상기 프리차지부는 활성화된 상기 제 2 이퀄라이즈 신호를 수신하면 상기 비트 라인 쌍의 1/2 전위차 보다 낮은 상기 제 2전압 레벨을 인가받는 비트 라인을 제어하는 반도체 집적 회로.
  11. 제 10항에 있어서,
    상기 제 1 전압 레벨로부터 트리밍되어 상기 제 1 전압 레벨 보다 낮은 상기 제 2 전압 레벨을 생성하는 전압 생성부를 더 포함하는 비트 라인을 제어하는 반도체 집적 회로.
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