JP4262911B2 - 半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体記憶装置に関し、特に、ダミービット線の電位と参照電圧とを比較して各種タイミング信号を生成する半導体記憶装置に関する。
【０００２】
近年、コンピュータやその他の情報処理機器を構成する部品の性能は大きく向上しており、例えば、ＳＲＡＭ（Static Random Access Memory）やＤＲＡＭ（Dynamic Random Access Memory）等の半導体記憶装置は、記憶容量の大容量化と共に、動作の高速化および低消費電力化が進められている。このような半導体記憶装置において、半導体の製造プロセスや製造ラインのばらつき等に依存せずより一層の高速動作が可能な半導体記憶装置の提供が要望されている。
【０００３】
【従来の技術】
半導体記憶装置（例えば、ＤＲＡＭ）で使用する各種タイミング信号は、その半導体記憶装置内に設けられたタイミング信号生成回路により生成される。従来、例えば、センスアンプ起動信号（センスアンプイネーブル信号ＳＥ）は、メモリセルのプロセス変動等があった場合でも、ワード線信号活性化からセンスアンプ起動信号活性化までに十分な電圧振幅差がビット線（ＢＬ，ＢＬＸ）或いはデータバス（ＤＢ，ＤＢＸ）に生じるように、タイミング信号生成回路に適当な遅延時間を与える遅延回路を挿入し、タイミング調整を行って生成されていた。
【０００４】
図１は従来の半導体記憶装置の一例を概略的に示すブロック図である。図１において、参照符号１００はメモリセルアレイ、１０１はワードラインドライバ、１０２はタイミング信号生成回路／デコーダ回路、１０３はビットラインイコライズ回路、１０４はコラムスイッチ、そして、１０５はデータバスイコライズ回路を示している。さらに、参照符号１０６はセンスアンプ、１０７は出力ラッチ回路、１０８は出力バッファ、そして、１０９は入力回路／ライトアンプを示している。
【０００５】
メモリセルアレイ１００は、複数のワード線ＷＬ、複数のビット線ＢＬ，ＢＬＸ、これら各ワード線ＷＬと各ビット線（ビット線対）ＢＬ，ＢＬＸとの交差個所に設けられた複数のメモリセルＭＣを備えて構成される。タイミング信号生成回路／デコーダ回路１０２は、アドレス信号、クロック信号およびコントロール信号を受け取って各種タイミング信号（各種動作タイミング制御信号ＥＱＢ，ＣＳ，ＥＱＤ，ＳＥ，ＯＥ等）を生成すると共に、アドレス信号に対応したワード線ＷＬを、ワードラインドライバ１０１を介して駆動する。ここで、タイミング信号ＥＱＢはビットラインイコライズ回路イネーブル信号、ＣＳはコラムスイッチ選択信号、ＥＱＤはデータバスイコライズ回路イネーブル信号、ＳＥはセンスアンプイネーブル信号、そして、ＯＥは出力ラッチ回路イネーブル信号を示している。
【０００６】
ビットラインイコライズ回路１０３は、非アクセス時にビット線ＢＬ，ＢＬＸをイコライズ（例えば、電源電圧Ｖdd）するための回路であり、コラムスイッチ１０４は、複数のビット線ＢＬ，ＢＬＸ（例えば、３２対のビット線）から所定の１つ（一対）を選択してセンスアンプ１０６に接続するためのスイッチであり、そして、データバスイコライズ回路１０５は、非アクセス時にデータバスＤＢ，ＤＢＸをイコライズ（例えば、電源電圧Ｖdd）するための回路である。
【０００７】
センスアンプ１０６は、コラムスイッチ１０４により選択された所定のビット線ＢＬ，ＢＬＸに接続され、アドレス信号に対応したワード線ＷＬにより選択されたメモリセルＭＣからのデータを増幅して読み出すためのものである。さらに、出力ラッチ回路１０７は、センスアンプ１０６の出力（差動出力、相補出力）ＳＯ，ＳＯＸをラッチし、その出力ＯＬ，ＯＬＸを、出力バッファ１０８を介して出力データとして外部に出力する。なお、入力回路／ライトアンプ１０９は、アクセスされた所定のメモリセルＭＣに対して、外部からの入力データに応じたデータを書き込むためのものである。
【０００８】
図２は従来の半導体記憶装置における課題を説明するための図である。図２において、横軸は時間（経過時間）Ｔを示し、縦軸は電圧Ｖを示す。また、参照符号ＢＬａ，ＢＬｂ，ＢＬｃは、それぞれ異なるメモリセルＭＣａ，ＭＣｂ，ＭＣｃのデータを読み出した場合（ここで、各メモリセルは同じデータを保持しているものとする）の経過時間Ｔに対するビット線ＢＬ（なお、ビット線ＢＬＸは参照電圧（電源電圧Ｖdd）とされている）の読み出し電位の変化を示している。
【０００９】
図２に示されるように、各メモリセルＭＣａ，ＭＣｂ，ＭＣｃは、例えば、半導体集積回路の製造プロセスや製造ラインのばらつき、或いは、メモリセルが設けられたメモリセルアレイ１００における場所による寄生容量の違い等に起因して、ビット線ＢＬ，ＢＬＸ間の経過時間に対する電圧振幅が異なる。
【００１０】
従来、例えば、センスアンプ１０６の起動信号（センスアンプイネーブル信号）ＳＥは、タイミング信号生成回路（１０２）に設けられた遅延回路（例えば、複数の縦列接続されたインバータ）により、ワード線ＷＬの選択タイミングから遅延時間Ｔdを経過した後に出力されるようになっている。ここで、図２に示されるように、各メモリセルＭＣａ，ＭＣｂ，ＭＣｃのデータを読み出したとき、ワード線ＷＬの選択タイミングから遅延時間Ｔdを経過した後のビット線ＢＬの電位は、各メモリセルＭＣａ，ＭＣｂ，ＭＣｃに対してそれぞれＢＬａ，ＢＬｂ，ＢＬｃとそれぞれ異なっている。
【００１１】
具体的に、例えば、メモリセルＭＣｂ（ビット線ＢＬｂ，ＢＬＸ間の電圧振幅）を基準にすると、メモリセルＭＣａは、メモリセルＭＣｂよりもそのセルトランジスタのゲート幅が短いためにビット線ＢＬａ，ＢＬＸ間の経過時間に対する電圧振幅が小さく、また、メモリセルＭＣｃは、メモリセルＭＣｂよりもそのセルトランジスタのゲート幅が長いためにビット線ＢＬｃ，ＢＬＸ間の経過時間に対する電圧振幅が大きい。なお、実際の各メモリセルによるビット線間の電圧振幅の差異は、セルトランジスタのゲート幅によるばらつき以外にも、様々な要因により生じ得るのはいうまでもない。
【００１２】
このとき、センスアンプ１０６の読み出し可能電圧（入力オフセット電圧）をＶsとすると、ビット線ＢＬ，ＢＬＸ間の電圧（電圧振幅）が電圧Ｖｓよりも小さくなるビット線ＢＬａ（メモリセルＭＣａ）に関しては、センスアンプ１０６が正しくデータの読み出しを行うことができない。なお、センスアンプ１０６の入力オフセット電圧Ｖｓは、半導体の製造プロセスや製造ラインのばらつき、或いは、使用される環境の温度等の様々な条件に依存するが、一般に、５０〜１００［ｍＶ］程度必要とされる。
【００１３】
【発明が解決しようとする課題】
上述したように、例えば、メモリセルＭＣに格納された同一のデータを読み出す場合、その読み出し対象となるメモリセルＭＣ（ＭＣａ，ＭＣｂ，ＭＣｃ）の時間（経過時間）Ｔに対するビット線ＢＬ（ＢＬａ，ＢＬｂ，ＢＬｃ），ＢＬＸ間の電圧（電圧振幅）は、そのメモリセルが位置するメモリセルアレイ１００における場所による寄生容量の違いや半導体の製造プロセスおよび製造ラインのばらつき等によりそれぞれ異なっている。
【００１４】
さらに、センスアンプ１０６の入力オフセット電圧Ｖｓも、半導体の製造プロセスや製造ラインのばらつき、或いは、使用される環境の温度等に依存して変動する。そのため、センスアンプの動作マージン以下の入力オフセットしか得られない場合（図２におけるビット線ＢＬａ：メモリセルＭＣａ）には、センスアンプ１０６がデータを正しく読み出すことができない。特に、メモリセルを構成するトランジスタの電気的特性が、半導体記憶装置の周辺回路を構成するトランジスタの電気的特性と比較して十分でない場合にはこの問題は顕著となる。
【００１５】
ところで、従来、プロセスばらつき等による影響を受けることなくセンスアンプの活性化タイミングを生成して高速化を図る半導体記憶装置として、日本国特開平７−９３９７２号公報が提案されている。この文献には、ワード線が活性化されると所定の電位に保持されるダミービット線の電圧と予め設定された参照電圧とがコンパレータで比較され、ダミービット線の電圧が参照電圧以上のときに活性化信号を発生してセンスアンプを活性化することが記載されている。
【００１６】
しかしながら、上記の従来例では、例えば、半導体のプロセスばらつき等に依存したタイミングのズレを十分に補償することは困難であり、さらに、工場での製造後にタイミングの調整を行うことはできない。
【００１７】
本発明は、上述した従来の半導体記憶装置における課題に鑑み、半導体の製造プロセスや製造ラインのばらつき等に依存することなく、動作マージンを大幅に向上し、より一層の高速動作が可能な半導体記憶装置の提供を目的とする。
【００１８】
【課題を解決するための手段】
本発明の第１の形態によれば、ビット線と同等の負荷を有するダミービット線、参照電圧を発生する参照電圧発生回路、該ダミービット線の電位と該参照電圧とを比較する比較回路、該比較回路の出力により各種タイミング信号を生成するタイミング信号生成回路、および、前記ダミービット線に対して同時に選択して接続する複数のダミーメモリセルの個数を制御するスイッチ回路を備え、該ダミービット線の電位を調節するようにしたことを特徴とする半導体記憶装置が提供される。
【００１９】
本発明の第２の形態によれば、複数のワード線、複数のビット線、並びに、該各ワード線と該各ビット線との交差個所に設けられた複数のメモリセルを備えるメモリセルアレイ、アドレス信号に応じて前記メモリセルアレイの所定のワード線を駆動するワードドライバ、前記ビット線を模擬するダミービット線、参照電圧を発生する参照電圧発生回路、前記ダミービット線の電位と前記参照電圧とを比較する比較回路、前記比較回路の出力により各種タイミング信号を生成するタイミング信号生成回路、前記ダミービット線に対して同時に選択して接続可能な複数のダミーメモリセル、および、前記ダミービット線に対して同時に選択して接続する複数のダミーメモリセルの個数を制御するスイッチ回路を備えることを特徴とする半導体記憶装置が提供される。
本発明の第３の形態によれば、ビット線と同等の負荷を有するダミービット線、参照電圧を発生する参照電圧発生回路、該ダミービット線の電位と該参照電圧とを比較する比較回路、該比較回路の出力により各種タイミング信号を生成するタイミング信号生成回路、ダミーメモリセル選択制御信号に応じてダミーメモリセル選択信号を生成するダミーメモリセル選択信号生成回路、および、該ダミーメモリセル選択信号に応じて前記ダミービット線に対して同時に選択して接続する複数のダミーメモリセルを選択するダミーメモリセル選択回路を備え、該ダミービット線の電位を調節するようにしたことを特徴とする半導体記憶装置が提供される。
本発明の第４の形態によれば、複数のワード線、複数のビット線、並びに、該各ワード線と該各ビット線との交差個所に設けられた複数のメモリセルを備えるメモリセルアレイ、アドレス信号に応じて前記メモリセルアレイの所定のワード線を駆動するワードドライバ、前記ビット線を模擬するダミービット線、参照電圧を発生する参照電圧発生回路、前記ダミービット線の電位と前記参照電圧とを比較する比較回路、前記比較回路の出力により各種タイミング信号を生成するタイミング信号生成回路、前記ダミービット線に対して同時に選択して接続可能な複数のダミーメモリセル、ダミーメモリセル選択制御信号に応じてダミーメモリセル選択信号を生成するダミーメモリセル選択信号生成回路、および、該ダミーメモリセル選択信号に応じて前記ダミービット線に対して同時に選択して接続する複数のダミーメモリセルを選択するダミーメモリセル選択回路を備えることを特徴とする半導体記憶装置が提供される。
【００２０】
本発明の第１の形態に係る半導体記憶装置によれば、ダミービット線に対して同時に選択して接続する複数のダミーメモリセルを制御することで、ダミービット線の電位を調節する。
【００２１】
本発明の第２の形態に係る半導体記憶装置によれば、同時に接続可能な複数のダミーメモリセルを備え、ビット線を模擬するダミービット線の電位と、参照電圧発生回路で発生された参照電圧とを比較回路で比較し、この比較回路の出力によりタイミング信号生成回路が各種タイミング信号を生成する。
【００２２】
これにより、半導体の製造プロセスや製造ラインのばらつき等に依存することなく、動作マージンを大幅に向上し、より一層の高速動作が可能な半導体記憶装置を提供することができる。
【００２３】
ところで、通常のメモリセル（リアルメモリセルＭＣ）を読み出す場合、最も読み出しに時間を要し、入力オフセット電圧が小さくなることが予想されるのは、デコーダ回路およびセンスアンプから最も遠い場所に位置するメモリセルがアクセスされた場合である。ここで、上述したワーストケースのメモリセルの読み出し時に、そのワーストケースのメモリセルに接続されたセンスアンプの入力に現出する電圧差を入力オフセット電圧Ｖofs-minとする。
【００２４】
本発明によるダミーメモリセル（ＤＭＣ）に接続されるダミービット線（ＤＢＬ，ＤＢＬＸ）からセンスアンプまでの負荷を、Ｖofs-minを与えるメモリセルに接続されるビット線からセンスアンプまでの負荷と同程度となるように設定し、且つ、その選択タイミングが同時であるならば、
ｎ・Ｖofs-min＝Ｖdd−Ｖref
従って、
Ｖofs-min＝（Ｖdd−Vref）／ｎ (1)
の関係が得られる。ここで、ｎはダミーメモリセルの個数、Ｖrefは参照電圧、Ｖddは電源電圧を示し、また、メモリセルのトランスファーゲートの電気特性は、参照電圧Ｖrefと電源電圧Ｖddとの間で理想的な飽和特性を有するものとする。
【００２５】
従って、Ｖdd、Ｖref、ｎを回路およびレイアウト設計時に所定の値に設定することにより、所定のＶofs-minを得ることができる。例えば、Ｖdd＝１．２［Ｖ］、Ｖref＝０．６［Ｖ］、ｎ＝６とすると、
Ｖofs-min ＝（Ｖdd−Ｖref）／ｎ
＝（１．２−０．６）／６
＝０．１［Ｖ］ (2)
となり、一定の入力オフセット電圧が得られる。
【００２６】
実際には、メモリセル（ＭＣ）の選択とダミーメモリセル（ＤＭＣ）の選択の時間差、比較回路（２０４）の出力から実際のセンスアンプ起動までの遅延、ダミー系と通常系の負荷の誤差等が回路構成に依存して生じるため、実際のＶoffset'は、
Ｖoffset'＝Ｖoffset＋ΔＶ (3)
となる。ここで、ΔＶは、上記のメモリセルとダミーメモリセルの選択の時間差や誤差等により生じる電圧差を示す。半導体のプロセスばらつき等が問題となる大きなワード構成、つまり、ある独立したメモリセルアレイブロックのビット線方向の物理長が、ワード線方向の物理長よりも大きくなるほど、Ｖoffset＞ΔＶとなるため、相対的なΔＶの寄与分は減少する。
【００２７】
従って、ΔＶ＞０となるように、回路およびレイアウト設計を行うことにより、どのセンスアンプに対しても保証される入力オフセットの最小値をＶofs-minとし、ΔＶをプロセスばらつきに対するマージンとみることができる。
【００２８】
そして、本発明によれば、使用される参照電圧発生回路および比較回路の組み合わせで決まる最適な参照電圧値に対して、ダミー系の配線負荷を通常系の配線負荷と同一としながらも任意のタイミングを容易に設定可能とすることができる。また、本発明によれば、工場での半導体記憶装置を製造した後も任意のタイミングに調節することができる。なお、この任意のタイミングに設定可能とは、センスアンプの入力オフセット値を任意の値に設定することができることを意味する。このように、本発明によれば、半導体の製造プロセス、温度、製造ラインのばらつき等があっても、ダミービット線またはダミーデータバスに、変動の少ない所定のセンスアンプ入力オフセット電圧を発生させて、半導体記憶装置の動作マージンを大幅に向上させることができる。
【００２９】
【発明の実施の形態】
以下、本発明に係る半導体記憶装置の実施例を添付図面に従って詳述する。
【００３０】
図３は本発明に係る半導体記憶装置の第１実施例を示す回路図であり、ＣＭＯＳトランジスタで構成されたストロングアームラッチ型の差動センスアンプ回路を示すものである。
【００３１】
図３において、参照符号１００はメモリセルアレイ、１０１はワードラインドライバ、１２１はデコーダ回路／ダミーメモリセル選択回路、１２２はタイミング信号生成回路、そして、１３０はビットラインイコライズ回路、１０４はコラムスイッチ、そして、１０５はデータバスイコライズ回路を示している。さらに、参照符号１０６はセンスアンプ、１０７は出力ラッチ回路、１０８は出力バッファ、１０９は入力回路／ライトアンプ、２０２はダミー負荷容量、２０３は参照電圧発生回路、２０４は比較回路（コンパレータ）、２１１は読み出し用ダミーメモリセル部、そして、２１２は負荷用ダミーメモリセル部を示している。ここで、図１と図３との比較から明らかなように、前に図１を参照して説明したのと同じ参照符号は、同様の回路を示している。
【００３２】
メモリセルアレイ１００は、複数のワード線ＷＬ、複数のビット線ＢＬ，ＢＬＸ、これら各ワード線ＷＬと各ビット線（ビット線対）ＢＬ，ＢＬＸとの交差個所に設けられた複数のメモリセルＭＣを備えて構成される。ここで、本第１実施例においては、メモリセルアレイ１００に近接或いは隣接して実際のメモリセルＭＣを模擬したダミーメモリセルＤＭＣを含む読み出し用ダミーメモリセル部２１１および２１２が設けられている。なお、負荷用ダミーメモリセル部２１２は、実際のビット線ＢＬ，ＢＬＸに対して複数個繋がれているメモリセル（ＭＣ）による負荷（容量）を再現するために、実際のビット線繋がれているメモリセルの数に対応した数だけ設けられている。また、ダミーメモリセル部の構成は、図４および図５を参照して後に詳述する。
【００３３】
ビットラインイコライズ回路１３０は、非アクセス時にビット線ＢＬ，ＢＬＸおよびダミービット線ＤＢＬ，ＤＢＬをイコライズ（例えば、電源電圧Ｖdd）するための回路であり、コラムスイッチ１０４は、複数のビット線ＢＬ，ＢＬＸ（例えば、３２対のビット線）から所定の１つ（一対）を選択してセンスアンプ１０６に接続するためのスイッチであり、そして、データバスイコライズ回路１０５は、非アクセス時にデータバスＤＢ，ＤＢＸをイコライズ（例えば、電源電圧Ｖdd）するための回路である。
【００３４】
センスアンプ１０６は、コラムスイッチ１０４により選択された所定のビット線ＢＬ，ＢＬＸに接続され、アドレス信号に対応したワード線ＷＬにより選択されたメモリセルＭＣからのデータを増幅して読み出すためのものである。さらに、出力ラッチ回路１０７は、センスアンプ１０６の出力（差動出力、相補出力）ＳＯ，ＳＯＸをラッチし、その出力ＯＬ，ＯＬＸを、出力バッファ１０８を介して出力データとして外部に出力する。なお、入力回路／ライトアンプ１０９は、アクセスされた所定のメモリセルＭＣに対して、外部からの入力データに応じたデータを書き込むためのものである。なお、図３に示す半導体記憶装置は、単なる一例であり、例えば、センスアンプ１０６とデータバスイコライズ回路１０５とを入れ換えてもよい。
【００３５】
デコーダ回路／ダミーメモリセル選択回路１２１は、アドレス信号、クロック信号およびコントロール信号を受け取ってアドレス信号に対応したワード線ＷＬを、ワードラインドライバ１０１を介して駆動すると共に、ダミーワード線ＤＷＬを介して読み出し用ダミーメモリセル部２１１を制御する。すなわち、デコーダ回路／ダミーメモリセル選択回路１２１は、ダミーワード線ＤＷＬを介して読み出し用ダミーメモリセル部２１１においてダミービット線ＤＢＬ，ＤＢＬＸに接続されるダミーメモリセルＤＭＣを制御する。
【００３６】
各種タイミング信号（各種動作タイミング制御信号ＥＱＢ，ＣＳ，ＥＱＤ，ＳＥ，ＯＥ等）は、タイミング信号生成回路１２２により生成されるが、このタイミング信号生成回路１２２には、比較回路２０４の出力信号ＣＯＭＰＳが供給されている。ここで、タイミング信号ＥＱＢはビットラインイコライズ回路イネーブル信号、ＣＳはコラムスイッチ選択信号、ＥＱＤはデータバスイコライズ回路イネーブル信号、ＳＥはセンスアンプイネーブル信号、そして、ＯＥは出力ラッチ回路イネーブル信号を示している。
【００３７】
比較回路２０４は、参照電圧発生回路２０３で発生された参照電圧Ｖrefと、ダミービット線ＤＢＬ，ＤＢＬＸ（ダミービット信号線ＤＢＳ）の電位とを受け取って比較する。すなわち、ダミービット線ＤＢＬ，ＤＢＬＸは、ビットラインイコライズ回路１３０でイコライズ処理されるが、ダミービット信号線ＤＢＳによりダミービット線（ＤＢＬ）の電位が比較回路２０４の負入力に与えられ、そして、比較回路２０４の正入力に印加された参照電圧Ｖrefと比較される。
【００３８】
ここで、ビットラインイコライズ回路１３０から比較回路２０４までの配線経路であるダミービット信号線ＤＢＳには、実際のビット線ＢＬ，ＢＬＸの信号がコラムスイッチ１０４、データバスイコライズ回路１０５およびセンスアンプ１０６等を通る間の遅延を模擬するダミー負荷容量２０２が設けられている。なお、ダミービット線ＤＢＬ，ＤＢＬＸ、ダミービット信号線ＤＢＳ等は、例えば、各種タイミング信号による動作マージンを確実にするためにワード線の最遠端に設ける必要はなく、メモリセルアレイ１００の任意の位置に配置してもよい。さらに、タイミング信号生成回路１２２等も任意の位置に配置することができる。
【００３９】
図４は図３の半導体記憶装置におけるダミーメモリセル部の一構成例を示す図である。
【００４０】
図４に示されるように、負荷用ダミーメモリセル部２１２は、複数のメモリセルＭＣが実際のビット線ＢＬ，ＢＬＸに接続されているのと同様に、ダミービット線ＤＢＬ，ＤＢＬＸに接続される複数のダミーメモリセルＤＭＣで構成され、実際のビット線ＢＬ，ＢＬＸの負荷をダミービット線ＤＢＬ，ＤＢＬＸで模擬するようになっている。読み出し用ダミーメモリセル部２１１は、複数のダミーメモリセルＤＭＣがダミーワード線ＤＷＬに応じてダミービット線ＤＢＬ，ＤＢＬＸに接続されるようになっており、その接続されるダミーメモリセルＤＭＣの数はスイッチＳＷによって調節される。
【００４１】
図５は図４におけるスイッチＳＷの一例を説明するための図であり、図５（ａ）はオン状態のスイッチを示し、図５（ｂ）はオフ状態のスイッチを示している。
【００４２】
図５に示されるように、各スイッチＳＷは、１つのｐチャネル型ＭＯＳトランジスタ（ｐＭＯＳトランジスタ）ＴＲ１および２つのｎチャネル型ＭＯＳトランジスタ（ｎＭＯＳトランジスタ）ＴＲ２，ＴＲ３を有するリセット付きスイッチとして構成されている。図５（ａ）に示されるように、オン状態のスイッチＳＷは、トランジスタＴＲ１およびＴＲ３のゲートが低電位の電源線Ｖssに接続され且つトランジスタＴＲ２のゲートが高電位の電源線（電源電圧）Ｖddに接続され、トランジスタＴＲ１およびＴＲ２（トランスファーゲート）がオンでトランジスタＴＲ３がオフする。一方、図５（ｂ）に示されるように、オフ状態のスイッチＳＷは、トランジスタＴＲ１およびＴＲ３のゲートが高電位の電源線Ｖddに接続され且つトランジスタＴＲ２のゲートが低電位の電源線Ｖssに接続され、トランジスタＴＲ１およびＴＲ２がオフでトランジスタＴＲ３がオンする。すなわち、各スイッチＳＷにより同時にダミービット線ＤＢＬ，ＤＢＬＸに接続するダミーメモリセルＤＭＣの個数が制御される。
【００４３】
読み出し用ダミーメモリセル部２１１における各ダミーメモリセルＤＭＣには、それぞれスイッチＳＷが設けられていて、ダミーワード線ＤＷＬにより駆動されるダミーメモリセルＤＭＣの個数が調節され、経過時間（Ｔ）に対するダミービット線ＤＢＬ，ＤＢＬＸの電圧振幅（ダミービット信号線ＤＢＳの電位）の変化が制御されるようになっている。ここで、各スイッチＳＷ（同時にダミービット線ＤＢＬ，ＤＢＬＸに接続するダミーメモリセルＤＭＣの個数）は、例えば、ヒューズや不揮発性メモリを使用して設定し、或いは、後述するように、外部からの制御信号（例えば、ダミーメモリセル選択制御信号）等により設定することができる。
【００４４】
図６〜図８は図３の半導体記憶装置の動作を説明するための図であり、図６は前述した図２におけるメモリセルＭＣａ（ビット線ＢＬａ）のデータを読み出す場合の動作を示し、図７はメモリセルＭＣｂ（ビット線ＢＬｂ）のデータを読み出す場合の動作を示し、そして、図８はメモリセルＭＣｃ（ビット線ＢＬｃ）のデータを読み出す場合の動作を示している。
【００４５】
図６〜図８において、横軸は時間（経過時間）Ｔを示し、縦軸は電圧Ｖを示す。また、参照符号ＢＬａ，ＢＬｂ，ＢＬｃは、それぞれ異なるメモリセルＭＣａ，ＭＣｂ，ＭＣｃのデータを読み出した場合（ここで、各メモリセルは同じデータを保持しているものとする）の経過時間Ｔに対するビット線ＢＬ（なお、ビット線ＢＬＸは参照電圧（電源電圧Ｖdd）とされている）の読み出し電位の変化を示し、また、参照符号ＤＢＬは、各メモリセルＭＣａ，ＭＣｂ，ＭＣｃを読み出す場合の経過時間Ｔに対するダミービット線（ダミービット信号線ＤＢＳ）の電位変化を示し（ここで、ダミービット線ＤＢＬＸは参照電圧（電源電圧Ｖdd）とされている）、そして、参照符号ＣＯＭＰＳは、経過時間Ｔに対する比較回路２０４の出力信号の電位変化を示している。
【００４６】
図６〜図８に示されるように、ビット線ＢＬ（ＢＬａ，ＢＬｂ，ＢＬｃ），ＢＬＸ間の経過時間Ｔに対する電圧振幅が異なるメモリセルＭＣａ，ＭＣｂ，ＭＣｃのデータを読み出す場合、ダミービット線ＤＢＬ，ＤＢＬＸの負荷を制御（例えば、ダミービット線ＤＢＬ，ＤＢＬＸに接続される読み出し用ダミーメモリセル部２１１におけるダミーメモリセルＤＭＣの個数を調節）することにより、比較回路２０４の出力信号ＣＯＭＰＳを適切なタイミングで変化させ（立ち上がらせ）、各種タイミング信号を適切なタイミングで生成させるようになっている。
【００４７】
具体的に、図６に示されるように、例えば、読み出し時にビット線ＢＬａ，ＢＬＸ間の経過時間Ｔに対する電圧振幅が小さいメモリセルＭＣａに対しては、ダミービット線ＤＢＬ，ＤＢＬＸに接続する読み出し用ダミーメモリセル部２１１におけるダミーメモリセルＤＭＣの数を少なくすることにより、ダミービット線ＤＢＬ（ダミービット信号線ＤＢＳ）の経過時間Ｔに対する電圧変化を小さくして、参照電圧Ｖrefよりも低くなるまでの時間を長くする。すなわち、メモリセルＭＣａに対しては、比較回路２０４の出力信号ＣＯＭＰＳが立ち上がるまでの時間（遅延時間Ｔｄａ）を、メモリセルＭＣａを読み出す場合のビット線ＢＬａ，ＢＬＸ間の経過時間Ｔに対する電圧振幅の変化に合わせて長くするようになっている。
【００４８】
これは、図７および図８に示す読み出し時のビット線間の経過時間に対する電圧振幅が標準的なメモリセルＭＣｂおよび読み出し時のビット線間の経過時間に対する電圧振幅が大きいメモリセルＭＣｃに関しても同様である。
【００４９】
従って、図８に示されるように、例えば、読み出し時にビット線ＢＬｃ，ＢＬＸ間の経過時間Ｔに対する電圧振幅が大きいメモリセルＭＣｃに対しては、ダミービット線ＤＢＬ，ＤＢＬＸに接続する読み出し用ダミーメモリセル部２１１におけるダミーメモリセルＤＭＣの数を多くすることにより、ダミービット線ＤＢＬ（ダミービット信号線ＤＢＳ）の経過時間Ｔに対する電圧変化を大きくして、参照電圧Ｖrefよりも低くなるまでの時間を短くする。すなわち、メモリセルＭＣｃに対しては、比較回路２０４の出力信号ＣＯＭＰＳが立ち上がるまでの時間（遅延時間Ｔｄｃ）を、メモリセルＭＣｃを読み出す場合のビット線ＢＬｃ，ＢＬＸ間の経過時間Ｔに対する電圧振幅の変化に合わせて短くし、高速化を図るようになっている。
【００５０】
図９は本発明に係る半導体記憶装置の第２実施例を概略的に示すブロック図である。
【００５１】
図３と図９との比較から明らかなように、本第２実施例では、ダミービットラインＤＢＬ，ＤＢＬＸ（ダミー系）に関しても、実際のビット線ＢＬ，ＢＬＸと同様に、ビットラインイコライズ回路１３０の出力を、コラムスイッチ１４０およびデータバスイコライズ回路１５０を介してダミーセンスアンプ２０６に入力し、そのダミーセンスアンプ２０６の出力を比較回路２０４の負入力に供給する。なお、ダミーセンスアンプ２０６の出力には、ダミー出力ラッチ回路２０７が設けられていて実際のセンスアンプ１０６の出力に設けられた出力ラッチ回路１０７の負荷を模擬するようになっている。
【００５２】
すなわち、本第２実施例では、上述した第１実施例においてビットラインイコライズ回路１３０から比較回路２０４までの配線経路であるダミービット信号線ＤＢＳに設けられたダミー負荷容量２０２を取り除き、その代わりに実際の回路構成と同様に、ダミー系に対してもコラムスイッチ１４０、データバスイコライズ回路１５０、ダミーセンスアンプ２０６およびダミー出力ラッチ回路２０７による負荷を与え、ダミーセンスアンプ２０６の出力信号を比較回路２０４に供給するようになっている。
【００５３】
なお、本第２実施例においても、デコーダ回路／ダミーメモリセル選択回路１２１が、ダミーワード線ＤＷＬを介して読み出し用ダミーメモリセル部２１１においてダミービット線ＤＢＬ，ＤＢＬＸに接続されるダミーメモリセルＤＭＣを制御するのは第１実施例と同様であり、さらに、ダミーメモリセル部（２１１，２１２）も第１実施例と同様である。
【００５４】
図１０は図９の半導体記憶装置における要部の一例を示す回路図である。
【００５５】
図１０に示されるように、ビットラインイコライズ回路１３０は、ｐＭＯＳトランジスタ１３１〜１３３を備え、ビットラインイコライズ回路イネーブル信号ＥＱＢが活性化（低レベル『Ｌ』）することにより、相補のダミービット線ＤＢＬ，ＤＢＬＸの電位を電源電圧Ｖddにイコライズする。コラムスイッチ１４０は、複数のビット線から所定のビット線を選択してセンスアンプに接続するためのものであり、ダミービット線ＤＢＬ，ＤＢＬＸに対しても複数のダミーのビット線１４３，１４４が設けられ実際のビット線ＢＬ，ＢＬＸの負荷を模擬するようになっている。なお、ビットラインイコライズ回路１３０とデータバスイコライズ回路１５０との接続は、コラムスイッチ１４０におけるｐＭＯＳトランジスタ１４１，１４２により制御され、コラムスイッチ選択信号ＣＳと同じタイミングの信号ＣＳＷが低レベル『Ｌ』になることにより接続される。
【００５６】
データバスイコライズ回路１５０は、ｐＭＯＳトランジスタ１５１〜１５３を備え、データバスイコライズ回路イネーブル信号ＥＱＤが活性化（低レベル『Ｌ』）することにより、相補のダミーデータバスＤＤＢ，ＤＤＢＸの電位を電源電圧Ｖddにイコライズする。ダミーセンスアンプ２０６は、ｐＭＯＳトランジスタ２６１，２６２およびｎＭＯＳトランジスタ２６３〜２６５を備え、トランジスタ２６５のゲートに低電位の電源電圧Ｖssを印加することにより、非動作状態とするようになっている。
【００５７】
ダミー出力ラッチ回路２０７は、３つのインバータ２７１〜２７３で構成される。ここで、インバータ２７２および２７３はラッチを構成し、また、インバータ２７１および２７２には、出力ラッチ回路イネーブル信号ＯＥが供給されている。なお、ダミー出力ラッチ回路２０７は、出力ラッチ回路イネーブル信号ＯＥにより、実際の出力ラッチ回路１０７と同様に動作させてもよいが、ダミーセンスアンプ２０６と同様に非動作状態として、実際の回路の負荷を模擬するだけの構成としてもよい。
【００５８】
比較回路２０４は、ｐＭＯＳトランジスタ２４１，２４２、ｎＭＯＳトランジスタ２４３，２４４、および、電流源２４５を備えたカレントミラー型差動アンプとして構成され、一方の差動入力にダミービット信号線ＤＢＳ（ダミー出力ラッチ回路２０７の出力）の電位が与えられ、また、他方の差動入力には参照電圧発生回路２０３の出力（参照電圧Ｖref）が印加されている。そして、比較回路２０４の出力信号（ＣＯＭＰＳ）は波形整形用の２段のインバータ（バッファ）２８１，２８２を介してタイミング信号生成回路１２２へ供給される。
【００５９】
図１１は図９の半導体記憶装置における要部の他の例を示す回路図である。
【００６０】
図１０と図１１との比較から明らかなように、図１１に示す回路は、図１０の回路における比較回路２０４の電流源を、ゲートにデータバスイコライズ回路イネーブル信号ＥＱＤが供給されたｎＭＯＳトランジスタ２４５として構成し、さらに、データバスイコライズ回路イネーブル信号ＥＱＤにより制御されるリセット回路を設けたものである。
【００６１】
すなわち、データバスイコライズ回路イネーブル信号ＥＱＤによりデータバスイコライズ回路１５０が活性化するとき（イコライズするとき：信号ＥＱＤが低レベル『Ｌ』）、トランジスタ２４５はオフして比較回路（カレントミラー型差動アンプ）２０４が非活性になり、逆に、データバスイコライズ回路１５０が非活性のとき（信号ＥＱＤが高レベル『Ｈ』）、トランジスタ２４５はオンして比較回路２０４が活性となるようにされている。
【００６２】
このように、比較回路２０４を制御することにより、比較動作が不要なときの比較回路（差動アンプ）の定常電流を遮断して、半導体記憶装置の待機時消費電流を低減させることができる。なお、トランジスタ２４５のゲートに供給する信号としては、データバスイコライズ回路イネーブル信号ＥＱＤの代わりに、ビットラインイコライズ回路イネーブル信号ＥＱＢを使用することもできる。この場合には、ビットラインイコライズ回路１３０の活性時に比較回路２０４が非活性になり、且つ、ビットラインイコライズ回路１３０の非活性時に比較回路２０４が活性になり、同様の消費電流低減の効果が得られる。
【００６３】
また、比較回路２０４は、ｐＭＯＳトランジスタ２４６、ｎＭＯＳトランジスタ２４７およびインバータ２４８より成るリセット回路を備えている。このリセット回路は、データバスイコライズ回路イネーブル信号ＥＱＤによりデータバスイコライズ回路１５０が活性化するとき（信号ＥＱＤが低レベル『Ｌ』）、トランジスタ２４６および２４７がオンし、比較回路（カレントミラー型差動アンプ）をリセットしてその出力を低レベル『Ｌ』に保持し、逆に、データバスイコライズ回路１５０が非活性のとき（信号ＥＱＤが高レベル『Ｈ』）、トランジスタ２４６および２４７がオフするようになっている。
【００６４】
このように、比較回路２０４の出力にリセット回路を設け、比較回路（カレントミラー型差動アンプ）の非活性状態時にはその出力を所定の電圧状態（本実施例では、低電位の電源電圧Ｖss）に固定することにより、比較回路２０４の出力が不定となるのを防止するようになっている。なお、リセット回路に対してもデータバスイコライズ回路イネーブル信号ＥＱＤの代わりに、ビットラインイコライズ回路イネーブル信号ＥＱＢを使用することもできる。
【００６５】
図１２は図９の半導体記憶装置におけるダミーメモリセルの構成例を示す回路図である。
【００６６】
図１２（ａ）および図１２（ｂ）に示す各ダミーメモリセルＤＭＣは、それぞれｐＭＯＳトランジスタ３０１，３０２およびｎＭＯＳトランジスタ３０３〜３０６を備えて構成されている。ここで、トランジスタ３０５および３０６はゲートトランジスタであり、ダミーワード線ＤＷＬが高レベル『Ｈ』のときにオンとなってダミーメモリセルＤＭＣをダミービット線ＤＢＬ，ＤＢＬＸに接続するようになっている。トランジスタ３０１および３０３のゲートは、トランジスタ３０２と３０４との接続ノードに共通接続され、また、トランジスタ３０２および３０４のゲートは、トランジスタ３０１と３０３との接続ノードに共通接続されている。
【００６７】
図１２（ａ）に示すダミーメモリセルＤＭＣは、トランジスタ３０２および３０４のゲート（トランジスタ３０１および３０３の接続ノード）が高電位の電源線（Ｖdd）に接続され、また、図１２（ｂ））に示すダミーメモリセルＤＭＣは、トランジスタ３０１および３０３のゲート（トランジスタ３０２および３０４の接続ノード）が低電位の電源線（Ｖss）に接続されるようになっている。なお、読み出し用ダミーメモリセル部２１１におけるダミーメモリセルＤＭＣは、ダミーワード線ＤＷＬのレベルに応じてダミービット線ＤＢＬ，ＤＢＬＸへの接続が制御される。一方、負荷用ダミーメモリセル部２１２におけるダミーメモリセルＤＭＣは、非選択の実際のワード線ＷＬに接続されたメモリセルＭＣの負荷を模擬するように、ゲートトランジスタ３０５および３０６のゲート（ダミーワード線ＤＷＬ）が低電位の電源線（Ｖss）に接続され（３００）、ゲートトランジスタ３０５および３０６がオフするようになっている。
【００６８】
図１３は本発明に係る半導体記憶装置の第３実施例を概略的に示すブロック図である。
【００６９】
図９と図１３との比較から明らかなように、本第３実施例においては、第２実施例におけるデコーダ回路／ダミーメモリセル選択回路１２１をデコーダ回路１２０として構成し、ダミーワード線ＤＷＬをダミーワードドライバ２０１により駆動するようになっている。さらに、ダミーワード線ＤＷＬには、実際のワード線ＷＬに設けられる複数のメモリセルＭＣの負荷を模擬する負荷用ダミーメモリセル部２１３が設けられている。
【００７０】
このように、ダミーワード線ＤＷＬによるダミーメモリセルの選択信号は、ダミーワードドライバ２０１によりワード線ＷＬを選択する信号から論理合成して生成することができる。そのため、ダミーメモリセルＤＭＣがダミーワード線ＤＷＬまたはワード線ＷＬ（デコーダ回路１２１の物理的な位置）から最遠端に設けられている場合、ダミーメモリセルＤＭＣの選択は、通常のメモリセルＭＣの選択に対して、その信号伝達バスの長さの観点から、ワーストケースのタイミング遅延を包含することが保証される。
【００７１】
なお、負荷用ダミーメモリセル部２１３における各ダミーメモリセルＤＭＣは、例えば、上述した図１２（ａ）および図１２（ｂ）に示す読み出し用ダミーメモリセル部２１１におけるダミーメモリセルＤＭＣと同様の構成とされている。
【００７２】
図１４は本発明に係る半導体記憶装置の第４実施例を概略的に示すブロック図である。
【００７３】
図１３と図１４との比較から明らかなように、本第４実施例においては、第３実施例における読み出し用ダミーメモリセル部２１１の構成に特徴を有するもので、読み出し用ダミーメモリセル部２１１におけるダミーメモリセルＤＭＣの選択を外部からのダミーメモリセル選択制御信号により制御するようになっている。すなわち、本第４実施例においては、外部からのダミーメモリセル選択制御信号ＳＥＬに応じてダミーメモリセル選択信号ＤＳを生成するダミーメモリセル選択信号生成回路２１４、および、ダミーメモリセル選択信号ＤＳに応じて読み出し用ダミーメモリセル部２１１内で同時に接続する複数のダミーメモリセルＤＭＣを選択するダミーメモリセル選択回路２１５が設けられている。
【００７４】
図１５は図１４の半導体記憶装置におけるダミーメモリセル選択信号生成回路の一例を示すブロック図である。なお、以下の説明では、読み出し用ダミーメモリセル部２１１において選択されるダミーメモリセルＤＭＣの個数が最大で８個の場合を示すが、本発明の適用は様々に変形し得るのはいうまでもない。
【００７５】
図１５に示されるように、ダミーメモリセル選択信号生成回路２１４は、外部から供給される３ビットのダミーメモリセル選択制御信号ＳＥＬ［０］〜ＳＥＬ［２］をデコードして、８つの相補のダミーメモリセル選択信号ＤＳ［０］，ＸＤＳ［０］〜ＤＳ［７］，ＸＤＳ［７］を生成してダミーメモリセル選択回路２１５に供給する。
【００７６】
ここで、ダミーメモリセル選択制御信号ＳＥＬ［０］〜ＳＥＬ［２］は、例えば、チップ若しくはＲＡＭマクロ外部のＣＰＵ、メモリ管理ユニットまたは他の制御ブロックから供給される制御信号でもよいし、或いは、ヒューズＲＯＭ、ＥＥＰＲＯＭまたはフラッシュメモリ等の不揮発性メモリに保持されたデータでもよい。上記のような構成とすることにより、半導体前工程終了後にＲＡＭ（半導体記憶装置）のアクセス時間を変更して、例えば、センスアンプのタイミングマージンレス等で不良となるのを防止（救済）することが可能になる。
【００７７】
なお、ダミーメモリセル選択信号生成回路２１４におけるダミーメモリセル選択制御信号ＳＥＬ［０］〜ＳＥＬ［２］およびダミーメモリセル選択信号ＤＳ［０］，ＸＤＳ［０］〜ＤＳ［７］，ＸＤＳ［７］の真理値表は次の通りである。
【００７８】
【表１】
【００７９】
図１６は図１４の半導体記憶装置におけるダミーメモリセル選択回路２１５の一例を示す回路図である。
【００８０】
図１６に示されるように、ダミーメモリセル選択回路２１５は、ダミーメモリセル選択信号ＤＳ［０］，ＸＤＳ［０］〜ＤＳ［７］，ＸＤＳ［７］によりスイッチング制御される８つのスイッチＳＷ０〜ＳＷ７を備え、それぞれ読み出し用ダミーメモリセル部２１１における８つのダミーメモリセルＤＭＣ０〜ＤＭＣ７とダミーワード線ＤＷＬとの接続を制御するようになっている。ここで、各スイッチＳＷ０〜ＳＷ７は、図５を参照して説明したような１つのｐＭＯＳトランジスタおよび２つのｎＭＯＳトランジスタを有するリセット付きスイッチとして構成されている。なお、ダミーメモリセルＤＭＣのトランスファーゲートがｎＭＯＳトランジスタ（３０５，３０６）の場合は、ｎＭＯＳトランジスタでリセットする（低レベル『Ｌ』でｎＭＯＳトランジスタがオフする）が、ダミーメモリセルＤＭＣのトランスファーゲートがｐＭＯＳトランジスタの場合は、ｐＭＯＳトランジスタでリセットする（高レベル『Ｈ』でｐＭＯＳトランジスタがオフする）ことになる。
【００８１】
このように、読み出し用ダミーメモリセル部２１１におけるダミーメモリセルＤＭＣの個数をダミーメモリセル選択回路２１５（スイッチＳＷ）により可変にすることで、半導体製造工程終了後、外部からの入力信号により個数を調整して、センスアンプオフセット入力電圧等を調節することができる。
【００８２】
以上において、本発明によって得られる比較回路２０４の出力信号（ＣＯＭＰＳ）は、センスアンプの起動信号だけではなく、他の半導体記憶装置の内部タイミング信号を生成するために使用することができる。例えば、ワード線のリセット信号、プリチャージ信号およびイコライズ開始信号等の生成に使用することにより、必要最小限の動作時間で半導体記憶装置（ＲＡＭ）の読み出し／書き込み動作を完了し、高サイクル動作と同時に動作時消費電力の低減を図ることができる。
【００８３】
（付記１） ビット線と同等の負荷を有するダミービット線、参照電圧を発生する参照電圧発生回路、該ダミービット線の電位と該参照電圧とを比較する比較回路、および、該比較回路の出力により各種タイミング信号を生成するタイミング信号生成回路を備える半導体記憶装置であって、
前記ダミービット線に対して複数のダミーメモリセルを同時に選択して接続し、該ダミービット線の電位を調節するようにしたことを特徴とする半導体記憶装置。
【００８４】
（付記２） 複数のワード線、複数のビット線、並びに、該各ワード線と該各ビット線との交差個所に設けられた複数のメモリセルを備えるメモリセルアレイ、
アドレス信号に応じて前記メモリセルアレイの所定のワード線を駆動するワードドライバ、
前記ビット線を模擬するダミービット線、
参照電圧を発生する参照電圧発生回路、
前記ダミービット線の電位と前記参照電圧とを比較する比較回路、
前記比較回路の出力により各種タイミング信号を生成するタイミング信号生成回路、および、
前記ダミービット線に対して同時に接続可能な複数のダミーメモリセルを備えることを特徴とする半導体記憶装置。
【００８５】
（付記３） 付記１または２に記載の半導体記憶装置において、前記複数のダミーメモリセルは、ダミーワード線により駆動される複数の読み出し用ダミーメモリセルであることを特徴とする半導体記憶装置。
【００８６】
（付記４） 付記３に記載の半導体記憶装置において、
前記ダミーワード線には、複数の負荷用ダミーメモリセルが接続されていることを特徴とする半導体記憶装置。
【００８７】
（付記５） 付記１または２に記載の半導体記憶装置において、
前記ダミービット線には、複数の負荷用ダミーメモリセルが接続されていることを特徴とする半導体記憶装置。
【００８８】
（付記６） 付記１または２に記載の半導体記憶装置において、
前記同時に接続する複数のダミーメモリセルの個数を、レイアウト上で調節することを特徴とする半導体記憶装置。
【００８９】
（付記７） 付記１または２に記載の半導体記憶装置において、さらに、前記同時に接続するダミーメモリセルの個数を制御するスイッチ回路を備えることを特徴とする半導体記憶装置。
【００９０】
（付記８） 付記１または２に記載の半導体記憶装置において、さらに、
ダミーメモリセル選択制御信号に応じてダミーメモリセル選択信号を生成するダミーメモリセル選択信号生成回路、および、該ダミーメモリセル選択信号に応じて前記同時に接続する複数のダミーメモリセルを選択するダミーメモリセル選択回路を備えることを特徴とする半導体記憶装置。
【００９１】
（付記９） 付記８に記載の半導体記憶装置において、前記ダミーメモリセル選択回路は、リセット付スイッチとして構成されることを特徴とする半導体記憶装置。
【００９２】
（付記１０） 付記１または２に記載の半導体記憶装置において、前記比較回路がカレントミラー型差動増幅器であることを特徴とする半導体記憶装置。
【００９３】
（付記１１） 付記１または２に記載の半導体記憶装置において、さらに、前記比較回路の非活性時に当該比較回路の出力をリセットする比較回路出力リセット回路を備えることを特徴とする半導体記憶装置。
【００９４】
（付記１２） 付記１または２に記載の半導体記憶装置において、さらに、前記ビット線および前記ダミービット線の電位を所定の電位にリセットするビットラインイコライズ回路を備え、該ビットラインイコライズ回路の活性時に前記比較回路が非活性になり、且つ、該ビットラインイコライズ回路の非活性時に該比較回路が活性になることを特徴とする半導体記憶装置。
【００９５】
（付記１３） 付記１２に記載の半導体記憶装置において、さらに、前記ビットラインイコライズ回路から前記比較回路までの配線経路に設けられたダミー負荷容量を備えることを特徴とする半導体記憶装置。
【００９６】
（付記１４） 付記１または２に記載の半導体記憶装置において、さらに、データバスおよびダミーデータバスの電位を所定の電位にリセットするデータバスイコライズ回路を備え、該データバスイコライズ回路の活性時に前記比較回路が非活性になり、且つ、該データバスイコライズ回路の非活性時に該比較回路が活性になることを特徴とする半導体記憶装置。
【００９７】
（付記１５） 付記１または２に記載の半導体記憶装置において、さらに、前記所定のワード線に接続されたメモリセルのデータを読み出すセンスアンプ、および、該センスアンプの出力をラッチする出力ラッチ回路を備えることを特徴とする半導体記憶装置。
【００９８】
（付記１６） 付記１５に記載の半導体記憶装置において、さらに、前記ビットラインイコライズ回路から前記比較回路までの配線経路にそれぞれ設けられ、前記センスアンプの負荷を模擬するダミーセンスアンプ、および、前記出力ラッチ回路の負荷を模擬するダミー出力ラッチ回路を備えることを特徴とする半導体記憶装置。
【００９９】
（付記１７） 付記１または２に記載の半導体記憶装置において、さらに、複数のビット線から所定のビット線を選択してセンスアンプに接続するコラムスイッチを備え、該コラムスイッチは、前記ダミービット線に対して該選択対象となる複数のビット線の負荷を模擬するようになっていることを特徴とする半導体記憶装置。
【０１００】
【発明の効果】
以上、詳述したように、本発明によれば、半導体の製造プロセスや製造ラインのばらつき等に依存することなく、動作マージンを大幅に向上し、より一層の高速動作が可能な半導体記憶装置を提供することができる。
【図面の簡単な説明】
【図１】従来の半導体記憶装置の一例を概略的に示すブロック図である。
【図２】従来の半導体記憶装置における課題を説明するための図である。
【図３】本発明に係る半導体記憶装置の第１実施例を概略的に示すブロック図である。
【図４】図３の半導体記憶装置におけるダミーメモリセル部の一構成例を示す図である。
【図５】図４におけるスイッチの一例を説明するための図である。
【図６】図３の半導体記憶装置の動作を説明するための図（その１）である。
【図７】図３の半導体記憶装置の動作を説明するための図（その２）である。
【図８】図３の半導体記憶装置の動作を説明するための図（その３）である。
【図９】本発明に係る半導体記憶装置の第２実施例を概略的に示すブロック図である。
【図１０】図９の半導体記憶装置における要部の一例を示す回路図である。
【図１１】図９の半導体記憶装置における要部の他の例を示す回路図である。
【図１２】図９の半導体記憶装置におけるダミーメモリセルの構成例を示す回路図である。
【図１３】本発明に係る半導体記憶装置の第３実施例を概略的に示すブロック図である。
【図１４】本発明に係る半導体記憶装置の第４実施例を概略的に示すブロック図である。
【図１５】図１４の半導体記憶装置におけるダミーメモリセル選択信号生成回路の一例を示すブロック図である。
【図１６】図１４の半導体記憶装置におけるダミーメモリセル選択回路の一例を示す回路図である。
【符号の説明】
１００…メモリセルアレイ
１０１…ワードラインドライバ
１０２…タイミング信号生成回路／デコーダ回路
１０３，１３０…ビットラインイコライズ回路
１０４，１４０…コラムスイッチ
１０５，１５０…データバスイコライズ回路
１０６…センスアンプ
１０７…出力ラッチ回路
１０８…出力バッファ
１０９…入力回路／ライトアンプ
１２０…デコーダ回路
１２１…デコーダ回路／ダミーメモリセル選択回路
１２２…タイミング信号生成回路
２０１…ダミーワードドライバ
２０２…ダミー負荷容量
２０３…参照電圧発生回路
２０４…比較回路（コンパレータ）
２０６…ダミーセンスアンプ
２０７…ダミー出力ラッチ回路
２１１…読み出し用ダミーメモリセル部
２１２，２１３…負荷用ダミーメモリセル部
２１４…ダミーメモリセル選択信号生成回路
２１５…ダミーメモリセル選択回路
【発明の属する技術分野】
本発明は半導体記憶装置に関し、特に、ダミービット線の電位と参照電圧とを比較して各種タイミング信号を生成する半導体記憶装置に関する。
【０００２】
近年、コンピュータやその他の情報処理機器を構成する部品の性能は大きく向上しており、例えば、ＳＲＡＭ（Static Random Access Memory）やＤＲＡＭ（Dynamic Random Access Memory）等の半導体記憶装置は、記憶容量の大容量化と共に、動作の高速化および低消費電力化が進められている。このような半導体記憶装置において、半導体の製造プロセスや製造ラインのばらつき等に依存せずより一層の高速動作が可能な半導体記憶装置の提供が要望されている。
【０００３】
【従来の技術】
半導体記憶装置（例えば、ＤＲＡＭ）で使用する各種タイミング信号は、その半導体記憶装置内に設けられたタイミング信号生成回路により生成される。従来、例えば、センスアンプ起動信号（センスアンプイネーブル信号ＳＥ）は、メモリセルのプロセス変動等があった場合でも、ワード線信号活性化からセンスアンプ起動信号活性化までに十分な電圧振幅差がビット線（ＢＬ，ＢＬＸ）或いはデータバス（ＤＢ，ＤＢＸ）に生じるように、タイミング信号生成回路に適当な遅延時間を与える遅延回路を挿入し、タイミング調整を行って生成されていた。
【０００４】
図１は従来の半導体記憶装置の一例を概略的に示すブロック図である。図１において、参照符号１００はメモリセルアレイ、１０１はワードラインドライバ、１０２はタイミング信号生成回路／デコーダ回路、１０３はビットラインイコライズ回路、１０４はコラムスイッチ、そして、１０５はデータバスイコライズ回路を示している。さらに、参照符号１０６はセンスアンプ、１０７は出力ラッチ回路、１０８は出力バッファ、そして、１０９は入力回路／ライトアンプを示している。
【０００５】
メモリセルアレイ１００は、複数のワード線ＷＬ、複数のビット線ＢＬ，ＢＬＸ、これら各ワード線ＷＬと各ビット線（ビット線対）ＢＬ，ＢＬＸとの交差個所に設けられた複数のメモリセルＭＣを備えて構成される。タイミング信号生成回路／デコーダ回路１０２は、アドレス信号、クロック信号およびコントロール信号を受け取って各種タイミング信号（各種動作タイミング制御信号ＥＱＢ，ＣＳ，ＥＱＤ，ＳＥ，ＯＥ等）を生成すると共に、アドレス信号に対応したワード線ＷＬを、ワードラインドライバ１０１を介して駆動する。ここで、タイミング信号ＥＱＢはビットラインイコライズ回路イネーブル信号、ＣＳはコラムスイッチ選択信号、ＥＱＤはデータバスイコライズ回路イネーブル信号、ＳＥはセンスアンプイネーブル信号、そして、ＯＥは出力ラッチ回路イネーブル信号を示している。
【０００６】
ビットラインイコライズ回路１０３は、非アクセス時にビット線ＢＬ，ＢＬＸをイコライズ（例えば、電源電圧Ｖdd）するための回路であり、コラムスイッチ１０４は、複数のビット線ＢＬ，ＢＬＸ（例えば、３２対のビット線）から所定の１つ（一対）を選択してセンスアンプ１０６に接続するためのスイッチであり、そして、データバスイコライズ回路１０５は、非アクセス時にデータバスＤＢ，ＤＢＸをイコライズ（例えば、電源電圧Ｖdd）するための回路である。
【０００７】
センスアンプ１０６は、コラムスイッチ１０４により選択された所定のビット線ＢＬ，ＢＬＸに接続され、アドレス信号に対応したワード線ＷＬにより選択されたメモリセルＭＣからのデータを増幅して読み出すためのものである。さらに、出力ラッチ回路１０７は、センスアンプ１０６の出力（差動出力、相補出力）ＳＯ，ＳＯＸをラッチし、その出力ＯＬ，ＯＬＸを、出力バッファ１０８を介して出力データとして外部に出力する。なお、入力回路／ライトアンプ１０９は、アクセスされた所定のメモリセルＭＣに対して、外部からの入力データに応じたデータを書き込むためのものである。
【０００８】
図２は従来の半導体記憶装置における課題を説明するための図である。図２において、横軸は時間（経過時間）Ｔを示し、縦軸は電圧Ｖを示す。また、参照符号ＢＬａ，ＢＬｂ，ＢＬｃは、それぞれ異なるメモリセルＭＣａ，ＭＣｂ，ＭＣｃのデータを読み出した場合（ここで、各メモリセルは同じデータを保持しているものとする）の経過時間Ｔに対するビット線ＢＬ（なお、ビット線ＢＬＸは参照電圧（電源電圧Ｖdd）とされている）の読み出し電位の変化を示している。
【０００９】
図２に示されるように、各メモリセルＭＣａ，ＭＣｂ，ＭＣｃは、例えば、半導体集積回路の製造プロセスや製造ラインのばらつき、或いは、メモリセルが設けられたメモリセルアレイ１００における場所による寄生容量の違い等に起因して、ビット線ＢＬ，ＢＬＸ間の経過時間に対する電圧振幅が異なる。
【００１０】
従来、例えば、センスアンプ１０６の起動信号（センスアンプイネーブル信号）ＳＥは、タイミング信号生成回路（１０２）に設けられた遅延回路（例えば、複数の縦列接続されたインバータ）により、ワード線ＷＬの選択タイミングから遅延時間Ｔdを経過した後に出力されるようになっている。ここで、図２に示されるように、各メモリセルＭＣａ，ＭＣｂ，ＭＣｃのデータを読み出したとき、ワード線ＷＬの選択タイミングから遅延時間Ｔdを経過した後のビット線ＢＬの電位は、各メモリセルＭＣａ，ＭＣｂ，ＭＣｃに対してそれぞれＢＬａ，ＢＬｂ，ＢＬｃとそれぞれ異なっている。
【００１１】
具体的に、例えば、メモリセルＭＣｂ（ビット線ＢＬｂ，ＢＬＸ間の電圧振幅）を基準にすると、メモリセルＭＣａは、メモリセルＭＣｂよりもそのセルトランジスタのゲート幅が短いためにビット線ＢＬａ，ＢＬＸ間の経過時間に対する電圧振幅が小さく、また、メモリセルＭＣｃは、メモリセルＭＣｂよりもそのセルトランジスタのゲート幅が長いためにビット線ＢＬｃ，ＢＬＸ間の経過時間に対する電圧振幅が大きい。なお、実際の各メモリセルによるビット線間の電圧振幅の差異は、セルトランジスタのゲート幅によるばらつき以外にも、様々な要因により生じ得るのはいうまでもない。
【００１２】
このとき、センスアンプ１０６の読み出し可能電圧（入力オフセット電圧）をＶsとすると、ビット線ＢＬ，ＢＬＸ間の電圧（電圧振幅）が電圧Ｖｓよりも小さくなるビット線ＢＬａ（メモリセルＭＣａ）に関しては、センスアンプ１０６が正しくデータの読み出しを行うことができない。なお、センスアンプ１０６の入力オフセット電圧Ｖｓは、半導体の製造プロセスや製造ラインのばらつき、或いは、使用される環境の温度等の様々な条件に依存するが、一般に、５０〜１００［ｍＶ］程度必要とされる。
【００１３】
【発明が解決しようとする課題】
上述したように、例えば、メモリセルＭＣに格納された同一のデータを読み出す場合、その読み出し対象となるメモリセルＭＣ（ＭＣａ，ＭＣｂ，ＭＣｃ）の時間（経過時間）Ｔに対するビット線ＢＬ（ＢＬａ，ＢＬｂ，ＢＬｃ），ＢＬＸ間の電圧（電圧振幅）は、そのメモリセルが位置するメモリセルアレイ１００における場所による寄生容量の違いや半導体の製造プロセスおよび製造ラインのばらつき等によりそれぞれ異なっている。
【００１４】
さらに、センスアンプ１０６の入力オフセット電圧Ｖｓも、半導体の製造プロセスや製造ラインのばらつき、或いは、使用される環境の温度等に依存して変動する。そのため、センスアンプの動作マージン以下の入力オフセットしか得られない場合（図２におけるビット線ＢＬａ：メモリセルＭＣａ）には、センスアンプ１０６がデータを正しく読み出すことができない。特に、メモリセルを構成するトランジスタの電気的特性が、半導体記憶装置の周辺回路を構成するトランジスタの電気的特性と比較して十分でない場合にはこの問題は顕著となる。
【００１５】
ところで、従来、プロセスばらつき等による影響を受けることなくセンスアンプの活性化タイミングを生成して高速化を図る半導体記憶装置として、日本国特開平７−９３９７２号公報が提案されている。この文献には、ワード線が活性化されると所定の電位に保持されるダミービット線の電圧と予め設定された参照電圧とがコンパレータで比較され、ダミービット線の電圧が参照電圧以上のときに活性化信号を発生してセンスアンプを活性化することが記載されている。
【００１６】
しかしながら、上記の従来例では、例えば、半導体のプロセスばらつき等に依存したタイミングのズレを十分に補償することは困難であり、さらに、工場での製造後にタイミングの調整を行うことはできない。
【００１７】
本発明は、上述した従来の半導体記憶装置における課題に鑑み、半導体の製造プロセスや製造ラインのばらつき等に依存することなく、動作マージンを大幅に向上し、より一層の高速動作が可能な半導体記憶装置の提供を目的とする。
【００１８】
【課題を解決するための手段】
本発明の第１の形態によれば、ビット線と同等の負荷を有するダミービット線、参照電圧を発生する参照電圧発生回路、該ダミービット線の電位と該参照電圧とを比較する比較回路、該比較回路の出力により各種タイミング信号を生成するタイミング信号生成回路、および、前記ダミービット線に対して同時に選択して接続する複数のダミーメモリセルの個数を制御するスイッチ回路を備え、該ダミービット線の電位を調節するようにしたことを特徴とする半導体記憶装置が提供される。
【００１９】
本発明の第２の形態によれば、複数のワード線、複数のビット線、並びに、該各ワード線と該各ビット線との交差個所に設けられた複数のメモリセルを備えるメモリセルアレイ、アドレス信号に応じて前記メモリセルアレイの所定のワード線を駆動するワードドライバ、前記ビット線を模擬するダミービット線、参照電圧を発生する参照電圧発生回路、前記ダミービット線の電位と前記参照電圧とを比較する比較回路、前記比較回路の出力により各種タイミング信号を生成するタイミング信号生成回路、前記ダミービット線に対して同時に選択して接続可能な複数のダミーメモリセル、および、前記ダミービット線に対して同時に選択して接続する複数のダミーメモリセルの個数を制御するスイッチ回路を備えることを特徴とする半導体記憶装置が提供される。
本発明の第３の形態によれば、ビット線と同等の負荷を有するダミービット線、参照電圧を発生する参照電圧発生回路、該ダミービット線の電位と該参照電圧とを比較する比較回路、該比較回路の出力により各種タイミング信号を生成するタイミング信号生成回路、ダミーメモリセル選択制御信号に応じてダミーメモリセル選択信号を生成するダミーメモリセル選択信号生成回路、および、該ダミーメモリセル選択信号に応じて前記ダミービット線に対して同時に選択して接続する複数のダミーメモリセルを選択するダミーメモリセル選択回路を備え、該ダミービット線の電位を調節するようにしたことを特徴とする半導体記憶装置が提供される。
本発明の第４の形態によれば、複数のワード線、複数のビット線、並びに、該各ワード線と該各ビット線との交差個所に設けられた複数のメモリセルを備えるメモリセルアレイ、アドレス信号に応じて前記メモリセルアレイの所定のワード線を駆動するワードドライバ、前記ビット線を模擬するダミービット線、参照電圧を発生する参照電圧発生回路、前記ダミービット線の電位と前記参照電圧とを比較する比較回路、前記比較回路の出力により各種タイミング信号を生成するタイミング信号生成回路、前記ダミービット線に対して同時に選択して接続可能な複数のダミーメモリセル、ダミーメモリセル選択制御信号に応じてダミーメモリセル選択信号を生成するダミーメモリセル選択信号生成回路、および、該ダミーメモリセル選択信号に応じて前記ダミービット線に対して同時に選択して接続する複数のダミーメモリセルを選択するダミーメモリセル選択回路を備えることを特徴とする半導体記憶装置が提供される。
【００２０】
本発明の第１の形態に係る半導体記憶装置によれば、ダミービット線に対して同時に選択して接続する複数のダミーメモリセルを制御することで、ダミービット線の電位を調節する。
【００２１】
本発明の第２の形態に係る半導体記憶装置によれば、同時に接続可能な複数のダミーメモリセルを備え、ビット線を模擬するダミービット線の電位と、参照電圧発生回路で発生された参照電圧とを比較回路で比較し、この比較回路の出力によりタイミング信号生成回路が各種タイミング信号を生成する。
【００２２】
これにより、半導体の製造プロセスや製造ラインのばらつき等に依存することなく、動作マージンを大幅に向上し、より一層の高速動作が可能な半導体記憶装置を提供することができる。
【００２３】
ところで、通常のメモリセル（リアルメモリセルＭＣ）を読み出す場合、最も読み出しに時間を要し、入力オフセット電圧が小さくなることが予想されるのは、デコーダ回路およびセンスアンプから最も遠い場所に位置するメモリセルがアクセスされた場合である。ここで、上述したワーストケースのメモリセルの読み出し時に、そのワーストケースのメモリセルに接続されたセンスアンプの入力に現出する電圧差を入力オフセット電圧Ｖofs-minとする。
【００２４】
本発明によるダミーメモリセル（ＤＭＣ）に接続されるダミービット線（ＤＢＬ，ＤＢＬＸ）からセンスアンプまでの負荷を、Ｖofs-minを与えるメモリセルに接続されるビット線からセンスアンプまでの負荷と同程度となるように設定し、且つ、その選択タイミングが同時であるならば、
ｎ・Ｖofs-min＝Ｖdd−Ｖref
従って、
Ｖofs-min＝（Ｖdd−Vref）／ｎ (1)
の関係が得られる。ここで、ｎはダミーメモリセルの個数、Ｖrefは参照電圧、Ｖddは電源電圧を示し、また、メモリセルのトランスファーゲートの電気特性は、参照電圧Ｖrefと電源電圧Ｖddとの間で理想的な飽和特性を有するものとする。
【００２５】
従って、Ｖdd、Ｖref、ｎを回路およびレイアウト設計時に所定の値に設定することにより、所定のＶofs-minを得ることができる。例えば、Ｖdd＝１．２［Ｖ］、Ｖref＝０．６［Ｖ］、ｎ＝６とすると、
Ｖofs-min ＝（Ｖdd−Ｖref）／ｎ
＝（１．２−０．６）／６
＝０．１［Ｖ］ (2)
となり、一定の入力オフセット電圧が得られる。
【００２６】
実際には、メモリセル（ＭＣ）の選択とダミーメモリセル（ＤＭＣ）の選択の時間差、比較回路（２０４）の出力から実際のセンスアンプ起動までの遅延、ダミー系と通常系の負荷の誤差等が回路構成に依存して生じるため、実際のＶoffset'は、
Ｖoffset'＝Ｖoffset＋ΔＶ (3)
となる。ここで、ΔＶは、上記のメモリセルとダミーメモリセルの選択の時間差や誤差等により生じる電圧差を示す。半導体のプロセスばらつき等が問題となる大きなワード構成、つまり、ある独立したメモリセルアレイブロックのビット線方向の物理長が、ワード線方向の物理長よりも大きくなるほど、Ｖoffset＞ΔＶとなるため、相対的なΔＶの寄与分は減少する。
【００２７】
従って、ΔＶ＞０となるように、回路およびレイアウト設計を行うことにより、どのセンスアンプに対しても保証される入力オフセットの最小値をＶofs-minとし、ΔＶをプロセスばらつきに対するマージンとみることができる。
【００２８】
そして、本発明によれば、使用される参照電圧発生回路および比較回路の組み合わせで決まる最適な参照電圧値に対して、ダミー系の配線負荷を通常系の配線負荷と同一としながらも任意のタイミングを容易に設定可能とすることができる。また、本発明によれば、工場での半導体記憶装置を製造した後も任意のタイミングに調節することができる。なお、この任意のタイミングに設定可能とは、センスアンプの入力オフセット値を任意の値に設定することができることを意味する。このように、本発明によれば、半導体の製造プロセス、温度、製造ラインのばらつき等があっても、ダミービット線またはダミーデータバスに、変動の少ない所定のセンスアンプ入力オフセット電圧を発生させて、半導体記憶装置の動作マージンを大幅に向上させることができる。
【００２９】
【発明の実施の形態】
以下、本発明に係る半導体記憶装置の実施例を添付図面に従って詳述する。
【００３０】
図３は本発明に係る半導体記憶装置の第１実施例を示す回路図であり、ＣＭＯＳトランジスタで構成されたストロングアームラッチ型の差動センスアンプ回路を示すものである。
【００３１】
図３において、参照符号１００はメモリセルアレイ、１０１はワードラインドライバ、１２１はデコーダ回路／ダミーメモリセル選択回路、１２２はタイミング信号生成回路、そして、１３０はビットラインイコライズ回路、１０４はコラムスイッチ、そして、１０５はデータバスイコライズ回路を示している。さらに、参照符号１０６はセンスアンプ、１０７は出力ラッチ回路、１０８は出力バッファ、１０９は入力回路／ライトアンプ、２０２はダミー負荷容量、２０３は参照電圧発生回路、２０４は比較回路（コンパレータ）、２１１は読み出し用ダミーメモリセル部、そして、２１２は負荷用ダミーメモリセル部を示している。ここで、図１と図３との比較から明らかなように、前に図１を参照して説明したのと同じ参照符号は、同様の回路を示している。
【００３２】
メモリセルアレイ１００は、複数のワード線ＷＬ、複数のビット線ＢＬ，ＢＬＸ、これら各ワード線ＷＬと各ビット線（ビット線対）ＢＬ，ＢＬＸとの交差個所に設けられた複数のメモリセルＭＣを備えて構成される。ここで、本第１実施例においては、メモリセルアレイ１００に近接或いは隣接して実際のメモリセルＭＣを模擬したダミーメモリセルＤＭＣを含む読み出し用ダミーメモリセル部２１１および２１２が設けられている。なお、負荷用ダミーメモリセル部２１２は、実際のビット線ＢＬ，ＢＬＸに対して複数個繋がれているメモリセル（ＭＣ）による負荷（容量）を再現するために、実際のビット線繋がれているメモリセルの数に対応した数だけ設けられている。また、ダミーメモリセル部の構成は、図４および図５を参照して後に詳述する。
【００３３】
ビットラインイコライズ回路１３０は、非アクセス時にビット線ＢＬ，ＢＬＸおよびダミービット線ＤＢＬ，ＤＢＬをイコライズ（例えば、電源電圧Ｖdd）するための回路であり、コラムスイッチ１０４は、複数のビット線ＢＬ，ＢＬＸ（例えば、３２対のビット線）から所定の１つ（一対）を選択してセンスアンプ１０６に接続するためのスイッチであり、そして、データバスイコライズ回路１０５は、非アクセス時にデータバスＤＢ，ＤＢＸをイコライズ（例えば、電源電圧Ｖdd）するための回路である。
【００３４】
センスアンプ１０６は、コラムスイッチ１０４により選択された所定のビット線ＢＬ，ＢＬＸに接続され、アドレス信号に対応したワード線ＷＬにより選択されたメモリセルＭＣからのデータを増幅して読み出すためのものである。さらに、出力ラッチ回路１０７は、センスアンプ１０６の出力（差動出力、相補出力）ＳＯ，ＳＯＸをラッチし、その出力ＯＬ，ＯＬＸを、出力バッファ１０８を介して出力データとして外部に出力する。なお、入力回路／ライトアンプ１０９は、アクセスされた所定のメモリセルＭＣに対して、外部からの入力データに応じたデータを書き込むためのものである。なお、図３に示す半導体記憶装置は、単なる一例であり、例えば、センスアンプ１０６とデータバスイコライズ回路１０５とを入れ換えてもよい。
【００３５】
デコーダ回路／ダミーメモリセル選択回路１２１は、アドレス信号、クロック信号およびコントロール信号を受け取ってアドレス信号に対応したワード線ＷＬを、ワードラインドライバ１０１を介して駆動すると共に、ダミーワード線ＤＷＬを介して読み出し用ダミーメモリセル部２１１を制御する。すなわち、デコーダ回路／ダミーメモリセル選択回路１２１は、ダミーワード線ＤＷＬを介して読み出し用ダミーメモリセル部２１１においてダミービット線ＤＢＬ，ＤＢＬＸに接続されるダミーメモリセルＤＭＣを制御する。
【００３６】
各種タイミング信号（各種動作タイミング制御信号ＥＱＢ，ＣＳ，ＥＱＤ，ＳＥ，ＯＥ等）は、タイミング信号生成回路１２２により生成されるが、このタイミング信号生成回路１２２には、比較回路２０４の出力信号ＣＯＭＰＳが供給されている。ここで、タイミング信号ＥＱＢはビットラインイコライズ回路イネーブル信号、ＣＳはコラムスイッチ選択信号、ＥＱＤはデータバスイコライズ回路イネーブル信号、ＳＥはセンスアンプイネーブル信号、そして、ＯＥは出力ラッチ回路イネーブル信号を示している。
【００３７】
比較回路２０４は、参照電圧発生回路２０３で発生された参照電圧Ｖrefと、ダミービット線ＤＢＬ，ＤＢＬＸ（ダミービット信号線ＤＢＳ）の電位とを受け取って比較する。すなわち、ダミービット線ＤＢＬ，ＤＢＬＸは、ビットラインイコライズ回路１３０でイコライズ処理されるが、ダミービット信号線ＤＢＳによりダミービット線（ＤＢＬ）の電位が比較回路２０４の負入力に与えられ、そして、比較回路２０４の正入力に印加された参照電圧Ｖrefと比較される。
【００３８】
ここで、ビットラインイコライズ回路１３０から比較回路２０４までの配線経路であるダミービット信号線ＤＢＳには、実際のビット線ＢＬ，ＢＬＸの信号がコラムスイッチ１０４、データバスイコライズ回路１０５およびセンスアンプ１０６等を通る間の遅延を模擬するダミー負荷容量２０２が設けられている。なお、ダミービット線ＤＢＬ，ＤＢＬＸ、ダミービット信号線ＤＢＳ等は、例えば、各種タイミング信号による動作マージンを確実にするためにワード線の最遠端に設ける必要はなく、メモリセルアレイ１００の任意の位置に配置してもよい。さらに、タイミング信号生成回路１２２等も任意の位置に配置することができる。
【００３９】
図４は図３の半導体記憶装置におけるダミーメモリセル部の一構成例を示す図である。
【００４０】
図４に示されるように、負荷用ダミーメモリセル部２１２は、複数のメモリセルＭＣが実際のビット線ＢＬ，ＢＬＸに接続されているのと同様に、ダミービット線ＤＢＬ，ＤＢＬＸに接続される複数のダミーメモリセルＤＭＣで構成され、実際のビット線ＢＬ，ＢＬＸの負荷をダミービット線ＤＢＬ，ＤＢＬＸで模擬するようになっている。読み出し用ダミーメモリセル部２１１は、複数のダミーメモリセルＤＭＣがダミーワード線ＤＷＬに応じてダミービット線ＤＢＬ，ＤＢＬＸに接続されるようになっており、その接続されるダミーメモリセルＤＭＣの数はスイッチＳＷによって調節される。
【００４１】
図５は図４におけるスイッチＳＷの一例を説明するための図であり、図５（ａ）はオン状態のスイッチを示し、図５（ｂ）はオフ状態のスイッチを示している。
【００４２】
図５に示されるように、各スイッチＳＷは、１つのｐチャネル型ＭＯＳトランジスタ（ｐＭＯＳトランジスタ）ＴＲ１および２つのｎチャネル型ＭＯＳトランジスタ（ｎＭＯＳトランジスタ）ＴＲ２，ＴＲ３を有するリセット付きスイッチとして構成されている。図５（ａ）に示されるように、オン状態のスイッチＳＷは、トランジスタＴＲ１およびＴＲ３のゲートが低電位の電源線Ｖssに接続され且つトランジスタＴＲ２のゲートが高電位の電源線（電源電圧）Ｖddに接続され、トランジスタＴＲ１およびＴＲ２（トランスファーゲート）がオンでトランジスタＴＲ３がオフする。一方、図５（ｂ）に示されるように、オフ状態のスイッチＳＷは、トランジスタＴＲ１およびＴＲ３のゲートが高電位の電源線Ｖddに接続され且つトランジスタＴＲ２のゲートが低電位の電源線Ｖssに接続され、トランジスタＴＲ１およびＴＲ２がオフでトランジスタＴＲ３がオンする。すなわち、各スイッチＳＷにより同時にダミービット線ＤＢＬ，ＤＢＬＸに接続するダミーメモリセルＤＭＣの個数が制御される。
【００４３】
読み出し用ダミーメモリセル部２１１における各ダミーメモリセルＤＭＣには、それぞれスイッチＳＷが設けられていて、ダミーワード線ＤＷＬにより駆動されるダミーメモリセルＤＭＣの個数が調節され、経過時間（Ｔ）に対するダミービット線ＤＢＬ，ＤＢＬＸの電圧振幅（ダミービット信号線ＤＢＳの電位）の変化が制御されるようになっている。ここで、各スイッチＳＷ（同時にダミービット線ＤＢＬ，ＤＢＬＸに接続するダミーメモリセルＤＭＣの個数）は、例えば、ヒューズや不揮発性メモリを使用して設定し、或いは、後述するように、外部からの制御信号（例えば、ダミーメモリセル選択制御信号）等により設定することができる。
【００４４】
図６〜図８は図３の半導体記憶装置の動作を説明するための図であり、図６は前述した図２におけるメモリセルＭＣａ（ビット線ＢＬａ）のデータを読み出す場合の動作を示し、図７はメモリセルＭＣｂ（ビット線ＢＬｂ）のデータを読み出す場合の動作を示し、そして、図８はメモリセルＭＣｃ（ビット線ＢＬｃ）のデータを読み出す場合の動作を示している。
【００４５】
図６〜図８において、横軸は時間（経過時間）Ｔを示し、縦軸は電圧Ｖを示す。また、参照符号ＢＬａ，ＢＬｂ，ＢＬｃは、それぞれ異なるメモリセルＭＣａ，ＭＣｂ，ＭＣｃのデータを読み出した場合（ここで、各メモリセルは同じデータを保持しているものとする）の経過時間Ｔに対するビット線ＢＬ（なお、ビット線ＢＬＸは参照電圧（電源電圧Ｖdd）とされている）の読み出し電位の変化を示し、また、参照符号ＤＢＬは、各メモリセルＭＣａ，ＭＣｂ，ＭＣｃを読み出す場合の経過時間Ｔに対するダミービット線（ダミービット信号線ＤＢＳ）の電位変化を示し（ここで、ダミービット線ＤＢＬＸは参照電圧（電源電圧Ｖdd）とされている）、そして、参照符号ＣＯＭＰＳは、経過時間Ｔに対する比較回路２０４の出力信号の電位変化を示している。
【００４６】
図６〜図８に示されるように、ビット線ＢＬ（ＢＬａ，ＢＬｂ，ＢＬｃ），ＢＬＸ間の経過時間Ｔに対する電圧振幅が異なるメモリセルＭＣａ，ＭＣｂ，ＭＣｃのデータを読み出す場合、ダミービット線ＤＢＬ，ＤＢＬＸの負荷を制御（例えば、ダミービット線ＤＢＬ，ＤＢＬＸに接続される読み出し用ダミーメモリセル部２１１におけるダミーメモリセルＤＭＣの個数を調節）することにより、比較回路２０４の出力信号ＣＯＭＰＳを適切なタイミングで変化させ（立ち上がらせ）、各種タイミング信号を適切なタイミングで生成させるようになっている。
【００４７】
具体的に、図６に示されるように、例えば、読み出し時にビット線ＢＬａ，ＢＬＸ間の経過時間Ｔに対する電圧振幅が小さいメモリセルＭＣａに対しては、ダミービット線ＤＢＬ，ＤＢＬＸに接続する読み出し用ダミーメモリセル部２１１におけるダミーメモリセルＤＭＣの数を少なくすることにより、ダミービット線ＤＢＬ（ダミービット信号線ＤＢＳ）の経過時間Ｔに対する電圧変化を小さくして、参照電圧Ｖrefよりも低くなるまでの時間を長くする。すなわち、メモリセルＭＣａに対しては、比較回路２０４の出力信号ＣＯＭＰＳが立ち上がるまでの時間（遅延時間Ｔｄａ）を、メモリセルＭＣａを読み出す場合のビット線ＢＬａ，ＢＬＸ間の経過時間Ｔに対する電圧振幅の変化に合わせて長くするようになっている。
【００４８】
これは、図７および図８に示す読み出し時のビット線間の経過時間に対する電圧振幅が標準的なメモリセルＭＣｂおよび読み出し時のビット線間の経過時間に対する電圧振幅が大きいメモリセルＭＣｃに関しても同様である。
【００４９】
従って、図８に示されるように、例えば、読み出し時にビット線ＢＬｃ，ＢＬＸ間の経過時間Ｔに対する電圧振幅が大きいメモリセルＭＣｃに対しては、ダミービット線ＤＢＬ，ＤＢＬＸに接続する読み出し用ダミーメモリセル部２１１におけるダミーメモリセルＤＭＣの数を多くすることにより、ダミービット線ＤＢＬ（ダミービット信号線ＤＢＳ）の経過時間Ｔに対する電圧変化を大きくして、参照電圧Ｖrefよりも低くなるまでの時間を短くする。すなわち、メモリセルＭＣｃに対しては、比較回路２０４の出力信号ＣＯＭＰＳが立ち上がるまでの時間（遅延時間Ｔｄｃ）を、メモリセルＭＣｃを読み出す場合のビット線ＢＬｃ，ＢＬＸ間の経過時間Ｔに対する電圧振幅の変化に合わせて短くし、高速化を図るようになっている。
【００５０】
図９は本発明に係る半導体記憶装置の第２実施例を概略的に示すブロック図である。
【００５１】
図３と図９との比較から明らかなように、本第２実施例では、ダミービットラインＤＢＬ，ＤＢＬＸ（ダミー系）に関しても、実際のビット線ＢＬ，ＢＬＸと同様に、ビットラインイコライズ回路１３０の出力を、コラムスイッチ１４０およびデータバスイコライズ回路１５０を介してダミーセンスアンプ２０６に入力し、そのダミーセンスアンプ２０６の出力を比較回路２０４の負入力に供給する。なお、ダミーセンスアンプ２０６の出力には、ダミー出力ラッチ回路２０７が設けられていて実際のセンスアンプ１０６の出力に設けられた出力ラッチ回路１０７の負荷を模擬するようになっている。
【００５２】
すなわち、本第２実施例では、上述した第１実施例においてビットラインイコライズ回路１３０から比較回路２０４までの配線経路であるダミービット信号線ＤＢＳに設けられたダミー負荷容量２０２を取り除き、その代わりに実際の回路構成と同様に、ダミー系に対してもコラムスイッチ１４０、データバスイコライズ回路１５０、ダミーセンスアンプ２０６およびダミー出力ラッチ回路２０７による負荷を与え、ダミーセンスアンプ２０６の出力信号を比較回路２０４に供給するようになっている。
【００５３】
なお、本第２実施例においても、デコーダ回路／ダミーメモリセル選択回路１２１が、ダミーワード線ＤＷＬを介して読み出し用ダミーメモリセル部２１１においてダミービット線ＤＢＬ，ＤＢＬＸに接続されるダミーメモリセルＤＭＣを制御するのは第１実施例と同様であり、さらに、ダミーメモリセル部（２１１，２１２）も第１実施例と同様である。
【００５４】
図１０は図９の半導体記憶装置における要部の一例を示す回路図である。
【００５５】
図１０に示されるように、ビットラインイコライズ回路１３０は、ｐＭＯＳトランジスタ１３１〜１３３を備え、ビットラインイコライズ回路イネーブル信号ＥＱＢが活性化（低レベル『Ｌ』）することにより、相補のダミービット線ＤＢＬ，ＤＢＬＸの電位を電源電圧Ｖddにイコライズする。コラムスイッチ１４０は、複数のビット線から所定のビット線を選択してセンスアンプに接続するためのものであり、ダミービット線ＤＢＬ，ＤＢＬＸに対しても複数のダミーのビット線１４３，１４４が設けられ実際のビット線ＢＬ，ＢＬＸの負荷を模擬するようになっている。なお、ビットラインイコライズ回路１３０とデータバスイコライズ回路１５０との接続は、コラムスイッチ１４０におけるｐＭＯＳトランジスタ１４１，１４２により制御され、コラムスイッチ選択信号ＣＳと同じタイミングの信号ＣＳＷが低レベル『Ｌ』になることにより接続される。
【００５６】
データバスイコライズ回路１５０は、ｐＭＯＳトランジスタ１５１〜１５３を備え、データバスイコライズ回路イネーブル信号ＥＱＤが活性化（低レベル『Ｌ』）することにより、相補のダミーデータバスＤＤＢ，ＤＤＢＸの電位を電源電圧Ｖddにイコライズする。ダミーセンスアンプ２０６は、ｐＭＯＳトランジスタ２６１，２６２およびｎＭＯＳトランジスタ２６３〜２６５を備え、トランジスタ２６５のゲートに低電位の電源電圧Ｖssを印加することにより、非動作状態とするようになっている。
【００５７】
ダミー出力ラッチ回路２０７は、３つのインバータ２７１〜２７３で構成される。ここで、インバータ２７２および２７３はラッチを構成し、また、インバータ２７１および２７２には、出力ラッチ回路イネーブル信号ＯＥが供給されている。なお、ダミー出力ラッチ回路２０７は、出力ラッチ回路イネーブル信号ＯＥにより、実際の出力ラッチ回路１０７と同様に動作させてもよいが、ダミーセンスアンプ２０６と同様に非動作状態として、実際の回路の負荷を模擬するだけの構成としてもよい。
【００５８】
比較回路２０４は、ｐＭＯＳトランジスタ２４１，２４２、ｎＭＯＳトランジスタ２４３，２４４、および、電流源２４５を備えたカレントミラー型差動アンプとして構成され、一方の差動入力にダミービット信号線ＤＢＳ（ダミー出力ラッチ回路２０７の出力）の電位が与えられ、また、他方の差動入力には参照電圧発生回路２０３の出力（参照電圧Ｖref）が印加されている。そして、比較回路２０４の出力信号（ＣＯＭＰＳ）は波形整形用の２段のインバータ（バッファ）２８１，２８２を介してタイミング信号生成回路１２２へ供給される。
【００５９】
図１１は図９の半導体記憶装置における要部の他の例を示す回路図である。
【００６０】
図１０と図１１との比較から明らかなように、図１１に示す回路は、図１０の回路における比較回路２０４の電流源を、ゲートにデータバスイコライズ回路イネーブル信号ＥＱＤが供給されたｎＭＯＳトランジスタ２４５として構成し、さらに、データバスイコライズ回路イネーブル信号ＥＱＤにより制御されるリセット回路を設けたものである。
【００６１】
すなわち、データバスイコライズ回路イネーブル信号ＥＱＤによりデータバスイコライズ回路１５０が活性化するとき（イコライズするとき：信号ＥＱＤが低レベル『Ｌ』）、トランジスタ２４５はオフして比較回路（カレントミラー型差動アンプ）２０４が非活性になり、逆に、データバスイコライズ回路１５０が非活性のとき（信号ＥＱＤが高レベル『Ｈ』）、トランジスタ２４５はオンして比較回路２０４が活性となるようにされている。
【００６２】
このように、比較回路２０４を制御することにより、比較動作が不要なときの比較回路（差動アンプ）の定常電流を遮断して、半導体記憶装置の待機時消費電流を低減させることができる。なお、トランジスタ２４５のゲートに供給する信号としては、データバスイコライズ回路イネーブル信号ＥＱＤの代わりに、ビットラインイコライズ回路イネーブル信号ＥＱＢを使用することもできる。この場合には、ビットラインイコライズ回路１３０の活性時に比較回路２０４が非活性になり、且つ、ビットラインイコライズ回路１３０の非活性時に比較回路２０４が活性になり、同様の消費電流低減の効果が得られる。
【００６３】
また、比較回路２０４は、ｐＭＯＳトランジスタ２４６、ｎＭＯＳトランジスタ２４７およびインバータ２４８より成るリセット回路を備えている。このリセット回路は、データバスイコライズ回路イネーブル信号ＥＱＤによりデータバスイコライズ回路１５０が活性化するとき（信号ＥＱＤが低レベル『Ｌ』）、トランジスタ２４６および２４７がオンし、比較回路（カレントミラー型差動アンプ）をリセットしてその出力を低レベル『Ｌ』に保持し、逆に、データバスイコライズ回路１５０が非活性のとき（信号ＥＱＤが高レベル『Ｈ』）、トランジスタ２４６および２４７がオフするようになっている。
【００６４】
このように、比較回路２０４の出力にリセット回路を設け、比較回路（カレントミラー型差動アンプ）の非活性状態時にはその出力を所定の電圧状態（本実施例では、低電位の電源電圧Ｖss）に固定することにより、比較回路２０４の出力が不定となるのを防止するようになっている。なお、リセット回路に対してもデータバスイコライズ回路イネーブル信号ＥＱＤの代わりに、ビットラインイコライズ回路イネーブル信号ＥＱＢを使用することもできる。
【００６５】
図１２は図９の半導体記憶装置におけるダミーメモリセルの構成例を示す回路図である。
【００６６】
図１２（ａ）および図１２（ｂ）に示す各ダミーメモリセルＤＭＣは、それぞれｐＭＯＳトランジスタ３０１，３０２およびｎＭＯＳトランジスタ３０３〜３０６を備えて構成されている。ここで、トランジスタ３０５および３０６はゲートトランジスタであり、ダミーワード線ＤＷＬが高レベル『Ｈ』のときにオンとなってダミーメモリセルＤＭＣをダミービット線ＤＢＬ，ＤＢＬＸに接続するようになっている。トランジスタ３０１および３０３のゲートは、トランジスタ３０２と３０４との接続ノードに共通接続され、また、トランジスタ３０２および３０４のゲートは、トランジスタ３０１と３０３との接続ノードに共通接続されている。
【００６７】
図１２（ａ）に示すダミーメモリセルＤＭＣは、トランジスタ３０２および３０４のゲート（トランジスタ３０１および３０３の接続ノード）が高電位の電源線（Ｖdd）に接続され、また、図１２（ｂ））に示すダミーメモリセルＤＭＣは、トランジスタ３０１および３０３のゲート（トランジスタ３０２および３０４の接続ノード）が低電位の電源線（Ｖss）に接続されるようになっている。なお、読み出し用ダミーメモリセル部２１１におけるダミーメモリセルＤＭＣは、ダミーワード線ＤＷＬのレベルに応じてダミービット線ＤＢＬ，ＤＢＬＸへの接続が制御される。一方、負荷用ダミーメモリセル部２１２におけるダミーメモリセルＤＭＣは、非選択の実際のワード線ＷＬに接続されたメモリセルＭＣの負荷を模擬するように、ゲートトランジスタ３０５および３０６のゲート（ダミーワード線ＤＷＬ）が低電位の電源線（Ｖss）に接続され（３００）、ゲートトランジスタ３０５および３０６がオフするようになっている。
【００６８】
図１３は本発明に係る半導体記憶装置の第３実施例を概略的に示すブロック図である。
【００６９】
図９と図１３との比較から明らかなように、本第３実施例においては、第２実施例におけるデコーダ回路／ダミーメモリセル選択回路１２１をデコーダ回路１２０として構成し、ダミーワード線ＤＷＬをダミーワードドライバ２０１により駆動するようになっている。さらに、ダミーワード線ＤＷＬには、実際のワード線ＷＬに設けられる複数のメモリセルＭＣの負荷を模擬する負荷用ダミーメモリセル部２１３が設けられている。
【００７０】
このように、ダミーワード線ＤＷＬによるダミーメモリセルの選択信号は、ダミーワードドライバ２０１によりワード線ＷＬを選択する信号から論理合成して生成することができる。そのため、ダミーメモリセルＤＭＣがダミーワード線ＤＷＬまたはワード線ＷＬ（デコーダ回路１２１の物理的な位置）から最遠端に設けられている場合、ダミーメモリセルＤＭＣの選択は、通常のメモリセルＭＣの選択に対して、その信号伝達バスの長さの観点から、ワーストケースのタイミング遅延を包含することが保証される。
【００７１】
なお、負荷用ダミーメモリセル部２１３における各ダミーメモリセルＤＭＣは、例えば、上述した図１２（ａ）および図１２（ｂ）に示す読み出し用ダミーメモリセル部２１１におけるダミーメモリセルＤＭＣと同様の構成とされている。
【００７２】
図１４は本発明に係る半導体記憶装置の第４実施例を概略的に示すブロック図である。
【００７３】
図１３と図１４との比較から明らかなように、本第４実施例においては、第３実施例における読み出し用ダミーメモリセル部２１１の構成に特徴を有するもので、読み出し用ダミーメモリセル部２１１におけるダミーメモリセルＤＭＣの選択を外部からのダミーメモリセル選択制御信号により制御するようになっている。すなわち、本第４実施例においては、外部からのダミーメモリセル選択制御信号ＳＥＬに応じてダミーメモリセル選択信号ＤＳを生成するダミーメモリセル選択信号生成回路２１４、および、ダミーメモリセル選択信号ＤＳに応じて読み出し用ダミーメモリセル部２１１内で同時に接続する複数のダミーメモリセルＤＭＣを選択するダミーメモリセル選択回路２１５が設けられている。
【００７４】
図１５は図１４の半導体記憶装置におけるダミーメモリセル選択信号生成回路の一例を示すブロック図である。なお、以下の説明では、読み出し用ダミーメモリセル部２１１において選択されるダミーメモリセルＤＭＣの個数が最大で８個の場合を示すが、本発明の適用は様々に変形し得るのはいうまでもない。
【００７５】
図１５に示されるように、ダミーメモリセル選択信号生成回路２１４は、外部から供給される３ビットのダミーメモリセル選択制御信号ＳＥＬ［０］〜ＳＥＬ［２］をデコードして、８つの相補のダミーメモリセル選択信号ＤＳ［０］，ＸＤＳ［０］〜ＤＳ［７］，ＸＤＳ［７］を生成してダミーメモリセル選択回路２１５に供給する。
【００７６】
ここで、ダミーメモリセル選択制御信号ＳＥＬ［０］〜ＳＥＬ［２］は、例えば、チップ若しくはＲＡＭマクロ外部のＣＰＵ、メモリ管理ユニットまたは他の制御ブロックから供給される制御信号でもよいし、或いは、ヒューズＲＯＭ、ＥＥＰＲＯＭまたはフラッシュメモリ等の不揮発性メモリに保持されたデータでもよい。上記のような構成とすることにより、半導体前工程終了後にＲＡＭ（半導体記憶装置）のアクセス時間を変更して、例えば、センスアンプのタイミングマージンレス等で不良となるのを防止（救済）することが可能になる。
【００７７】
なお、ダミーメモリセル選択信号生成回路２１４におけるダミーメモリセル選択制御信号ＳＥＬ［０］〜ＳＥＬ［２］およびダミーメモリセル選択信号ＤＳ［０］，ＸＤＳ［０］〜ＤＳ［７］，ＸＤＳ［７］の真理値表は次の通りである。
【００７８】
【表１】
図１６は図１４の半導体記憶装置におけるダミーメモリセル選択回路２１５の一例を示す回路図である。
【００８０】
図１６に示されるように、ダミーメモリセル選択回路２１５は、ダミーメモリセル選択信号ＤＳ［０］，ＸＤＳ［０］〜ＤＳ［７］，ＸＤＳ［７］によりスイッチング制御される８つのスイッチＳＷ０〜ＳＷ７を備え、それぞれ読み出し用ダミーメモリセル部２１１における８つのダミーメモリセルＤＭＣ０〜ＤＭＣ７とダミーワード線ＤＷＬとの接続を制御するようになっている。ここで、各スイッチＳＷ０〜ＳＷ７は、図５を参照して説明したような１つのｐＭＯＳトランジスタおよび２つのｎＭＯＳトランジスタを有するリセット付きスイッチとして構成されている。なお、ダミーメモリセルＤＭＣのトランスファーゲートがｎＭＯＳトランジスタ（３０５，３０６）の場合は、ｎＭＯＳトランジスタでリセットする（低レベル『Ｌ』でｎＭＯＳトランジスタがオフする）が、ダミーメモリセルＤＭＣのトランスファーゲートがｐＭＯＳトランジスタの場合は、ｐＭＯＳトランジスタでリセットする（高レベル『Ｈ』でｐＭＯＳトランジスタがオフする）ことになる。
【００８１】
このように、読み出し用ダミーメモリセル部２１１におけるダミーメモリセルＤＭＣの個数をダミーメモリセル選択回路２１５（スイッチＳＷ）により可変にすることで、半導体製造工程終了後、外部からの入力信号により個数を調整して、センスアンプオフセット入力電圧等を調節することができる。
【００８２】
以上において、本発明によって得られる比較回路２０４の出力信号（ＣＯＭＰＳ）は、センスアンプの起動信号だけではなく、他の半導体記憶装置の内部タイミング信号を生成するために使用することができる。例えば、ワード線のリセット信号、プリチャージ信号およびイコライズ開始信号等の生成に使用することにより、必要最小限の動作時間で半導体記憶装置（ＲＡＭ）の読み出し／書き込み動作を完了し、高サイクル動作と同時に動作時消費電力の低減を図ることができる。
【００８３】
（付記１） ビット線と同等の負荷を有するダミービット線、参照電圧を発生する参照電圧発生回路、該ダミービット線の電位と該参照電圧とを比較する比較回路、および、該比較回路の出力により各種タイミング信号を生成するタイミング信号生成回路を備える半導体記憶装置であって、
前記ダミービット線に対して複数のダミーメモリセルを同時に選択して接続し、該ダミービット線の電位を調節するようにしたことを特徴とする半導体記憶装置。
【００８４】
（付記２） 複数のワード線、複数のビット線、並びに、該各ワード線と該各ビット線との交差個所に設けられた複数のメモリセルを備えるメモリセルアレイ、
アドレス信号に応じて前記メモリセルアレイの所定のワード線を駆動するワードドライバ、
前記ビット線を模擬するダミービット線、
参照電圧を発生する参照電圧発生回路、
前記ダミービット線の電位と前記参照電圧とを比較する比較回路、
前記比較回路の出力により各種タイミング信号を生成するタイミング信号生成回路、および、
前記ダミービット線に対して同時に接続可能な複数のダミーメモリセルを備えることを特徴とする半導体記憶装置。
【００８５】
（付記３） 付記１または２に記載の半導体記憶装置において、前記複数のダミーメモリセルは、ダミーワード線により駆動される複数の読み出し用ダミーメモリセルであることを特徴とする半導体記憶装置。
【００８６】
（付記４） 付記３に記載の半導体記憶装置において、
前記ダミーワード線には、複数の負荷用ダミーメモリセルが接続されていることを特徴とする半導体記憶装置。
【００８７】
（付記５） 付記１または２に記載の半導体記憶装置において、
前記ダミービット線には、複数の負荷用ダミーメモリセルが接続されていることを特徴とする半導体記憶装置。
【００８８】
（付記６） 付記１または２に記載の半導体記憶装置において、
前記同時に接続する複数のダミーメモリセルの個数を、レイアウト上で調節することを特徴とする半導体記憶装置。
【００８９】
（付記７） 付記１または２に記載の半導体記憶装置において、さらに、前記同時に接続するダミーメモリセルの個数を制御するスイッチ回路を備えることを特徴とする半導体記憶装置。
【００９０】
（付記８） 付記１または２に記載の半導体記憶装置において、さらに、
ダミーメモリセル選択制御信号に応じてダミーメモリセル選択信号を生成するダミーメモリセル選択信号生成回路、および、該ダミーメモリセル選択信号に応じて前記同時に接続する複数のダミーメモリセルを選択するダミーメモリセル選択回路を備えることを特徴とする半導体記憶装置。
【００９１】
（付記９） 付記８に記載の半導体記憶装置において、前記ダミーメモリセル選択回路は、リセット付スイッチとして構成されることを特徴とする半導体記憶装置。
【００９２】
（付記１０） 付記１または２に記載の半導体記憶装置において、前記比較回路がカレントミラー型差動増幅器であることを特徴とする半導体記憶装置。
【００９３】
（付記１１） 付記１または２に記載の半導体記憶装置において、さらに、前記比較回路の非活性時に当該比較回路の出力をリセットする比較回路出力リセット回路を備えることを特徴とする半導体記憶装置。
【００９４】
（付記１２） 付記１または２に記載の半導体記憶装置において、さらに、前記ビット線および前記ダミービット線の電位を所定の電位にリセットするビットラインイコライズ回路を備え、該ビットラインイコライズ回路の活性時に前記比較回路が非活性になり、且つ、該ビットラインイコライズ回路の非活性時に該比較回路が活性になることを特徴とする半導体記憶装置。
【００９５】
（付記１３） 付記１２に記載の半導体記憶装置において、さらに、前記ビットラインイコライズ回路から前記比較回路までの配線経路に設けられたダミー負荷容量を備えることを特徴とする半導体記憶装置。
【００９６】
（付記１４） 付記１または２に記載の半導体記憶装置において、さらに、データバスおよびダミーデータバスの電位を所定の電位にリセットするデータバスイコライズ回路を備え、該データバスイコライズ回路の活性時に前記比較回路が非活性になり、且つ、該データバスイコライズ回路の非活性時に該比較回路が活性になることを特徴とする半導体記憶装置。
【００９７】
（付記１５） 付記１または２に記載の半導体記憶装置において、さらに、前記所定のワード線に接続されたメモリセルのデータを読み出すセンスアンプ、および、該センスアンプの出力をラッチする出力ラッチ回路を備えることを特徴とする半導体記憶装置。
【００９８】
（付記１６） 付記１５に記載の半導体記憶装置において、さらに、前記ビットラインイコライズ回路から前記比較回路までの配線経路にそれぞれ設けられ、前記センスアンプの負荷を模擬するダミーセンスアンプ、および、前記出力ラッチ回路の負荷を模擬するダミー出力ラッチ回路を備えることを特徴とする半導体記憶装置。
【００９９】
（付記１７） 付記１または２に記載の半導体記憶装置において、さらに、複数のビット線から所定のビット線を選択してセンスアンプに接続するコラムスイッチを備え、該コラムスイッチは、前記ダミービット線に対して該選択対象となる複数のビット線の負荷を模擬するようになっていることを特徴とする半導体記憶装置。
【０１００】
【発明の効果】
以上、詳述したように、本発明によれば、半導体の製造プロセスや製造ラインのばらつき等に依存することなく、動作マージンを大幅に向上し、より一層の高速動作が可能な半導体記憶装置を提供することができる。
【図面の簡単な説明】
【図１】従来の半導体記憶装置の一例を概略的に示すブロック図である。
【図２】従来の半導体記憶装置における課題を説明するための図である。
【図３】本発明に係る半導体記憶装置の第１実施例を概略的に示すブロック図である。
【図４】図３の半導体記憶装置におけるダミーメモリセル部の一構成例を示す図である。
【図５】図４におけるスイッチの一例を説明するための図である。
【図６】図３の半導体記憶装置の動作を説明するための図（その１）である。
【図７】図３の半導体記憶装置の動作を説明するための図（その２）である。
【図８】図３の半導体記憶装置の動作を説明するための図（その３）である。
【図９】本発明に係る半導体記憶装置の第２実施例を概略的に示すブロック図である。
【図１０】図９の半導体記憶装置における要部の一例を示す回路図である。
【図１１】図９の半導体記憶装置における要部の他の例を示す回路図である。
【図１２】図９の半導体記憶装置におけるダミーメモリセルの構成例を示す回路図である。
【図１３】本発明に係る半導体記憶装置の第３実施例を概略的に示すブロック図である。
【図１４】本発明に係る半導体記憶装置の第４実施例を概略的に示すブロック図である。
【図１５】図１４の半導体記憶装置におけるダミーメモリセル選択信号生成回路の一例を示すブロック図である。
【図１６】図１４の半導体記憶装置におけるダミーメモリセル選択回路の一例を示す回路図である。
【符号の説明】
１００…メモリセルアレイ
１０１…ワードラインドライバ
１０２…タイミング信号生成回路／デコーダ回路
１０３，１３０…ビットラインイコライズ回路
１０４，１４０…コラムスイッチ
１０５，１５０…データバスイコライズ回路
１０６…センスアンプ
１０７…出力ラッチ回路
１０８…出力バッファ
１０９…入力回路／ライトアンプ
１２０…デコーダ回路
１２１…デコーダ回路／ダミーメモリセル選択回路
１２２…タイミング信号生成回路
２０１…ダミーワードドライバ
２０２…ダミー負荷容量
２０３…参照電圧発生回路
２０４…比較回路（コンパレータ）
２０６…ダミーセンスアンプ
２０７…ダミー出力ラッチ回路
２１１…読み出し用ダミーメモリセル部
２１２，２１３…負荷用ダミーメモリセル部
２１４…ダミーメモリセル選択信号生成回路
２１５…ダミーメモリセル選択回路
Claims (9)
- ビット線と同等の負荷を有するダミービット線、
参照電圧を発生する参照電圧発生回路、
該ダミービット線の電位と該参照電圧とを比較する比較回路、
該比較回路の出力により各種タイミング信号を生成するタイミング信号生成回路、および、
前記ダミービット線に対して同時に選択して接続する複数のダミーメモリセルの個数を制御するスイッチ回路を備え、該ダミービット線の電位を調節するようにしたことを特徴とする半導体記憶装置。 - 複数のワード線、複数のビット線、並びに、該各ワード線と該各ビット線との交差個所に設けられた複数のメモリセルを備えるメモリセルアレイ、
アドレス信号に応じて前記メモリセルアレイの所定のワード線を駆動するワードドライバ、
前記ビット線を模擬するダミービット線、
参照電圧を発生する参照電圧発生回路、
前記ダミービット線の電位と前記参照電圧とを比較する比較回路、
前記比較回路の出力により各種タイミング信号を生成するタイミング信号生成回路、
前記ダミービット線に対して同時に選択して接続可能な複数のダミーメモリセル、および、
前記ダミービット線に対して同時に選択して接続する複数のダミーメモリセルの個数を制御するスイッチ回路を備えることを特徴とする半導体記憶装置。 - ビット線と同等の負荷を有するダミービット線、
参照電圧を発生する参照電圧発生回路、
該ダミービット線の電位と該参照電圧とを比較する比較回路、
該比較回路の出力により各種タイミング信号を生成するタイミング信号生成回路、
ダミーメモリセル選択制御信号に応じてダミーメモリセル選択信号を生成するダミーメモリセル選択信号生成回路、および、
該ダミーメモリセル選択信号に応じて前記ダミービット線に対して同時に選択して接続する複数のダミーメモリセルを選択するダミーメモリセル選択回路を備え、該ダミービット線の電位を調節するようにしたことを特徴とする半導体記憶装置。 - 複数のワード線、複数のビット線、並びに、該各ワード線と該各ビット線との交差個所に設けられた複数のメモリセルを備えるメモリセルアレイ、
アドレス信号に応じて前記メモリセルアレイの所定のワード線を駆動するワードドライバ、
前記ビット線を模擬するダミービット線、
参照電圧を発生する参照電圧発生回路、
前記ダミービット線の電位と前記参照電圧とを比較する比較回路、
前記比較回路の出力により各種タイミング信号を生成するタイミング信号生成回路、
前記ダミービット線に対して同時に選択して接続可能な複数のダミーメモリセル、
ダミーメモリセル選択制御信号に応じてダミーメモリセル選択信号を生成するダミーメモリセル選択信号生成回路、および、
該ダミーメモリセル選択信号に応じて前記ダミービット線に対して同時に選択して接続する複数のダミーメモリセルを選択するダミーメモリセル選択回路を備えることを特徴とする半導体記憶装置。 - 請求項３または４に記載の半導体記憶装置において、前記ダミーメモリセル選択回路は、リセット付スイッチとして構成されることを特徴とする半導体記憶装置。
- 請求項１〜５のいずれか１項に記載の半導体記憶装置において、前記比較回路がカレントミラー型差動増幅器であることを特徴とする半導体記憶装置。
- 請求項１〜６のいずれか１項に記載の半導体記憶装置において、さらに、前記比較回路の非活性時に当該比較回路の出力をリセットする比較回路出力リセット回路を備えることを特徴とする半導体記憶装置。
- 請求項１〜７のいずれか１項に記載の半導体記憶装置において、さらに、前記ビット線および前記ダミービット線の電位を所定の電位にリセットするビットラインイコライズ回路を備え、該ビットラインイコライズ回路の活性時に前記比較回路が非活性になり、且つ、該ビットラインイコライズ回路の非活性時に該比較回路が活性になることを特徴とする半導体記憶装置。
- 請求項８に記載の半導体記憶装置において、さらに、前記ビットラインイコライズ回路から前記比較回路までの配線経路に設けられたダミー負荷容量を備えることを特徴とする半導体記憶装置。
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