JPH1021688A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH1021688A JPH1021688A JP8173335A JP17333596A JPH1021688A JP H1021688 A JPH1021688 A JP H1021688A JP 8173335 A JP8173335 A JP 8173335A JP 17333596 A JP17333596 A JP 17333596A JP H1021688 A JPH1021688 A JP H1021688A
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Abstract
(57)【要約】
【課題】出力信号の変化を検出して内部回路の制御を行
うことにより、動作を高速化することができ、低消費電
力化することができる半導体記憶装置を提供すること。 【解決手段】複数のワード行と複数のビット列、及びそ
れらにつながるメモリセルを有するメモリセル回路を備
え、クロック信号に同期して動作する半導体記憶装置で
あって、前記メモリセル回路の各ワード行のメモリセル
に対応して設けられたダミーセルを有するダミーセル回
路と、前記クロック信号に同期して内部回路を動作状態
とし、前記ダミーセル回路の出力の変化を検出して内部
回路を非動作状態とする内部制御回路とを有することに
より、上記課題を解決する。
うことにより、動作を高速化することができ、低消費電
力化することができる半導体記憶装置を提供すること。 【解決手段】複数のワード行と複数のビット列、及びそ
れらにつながるメモリセルを有するメモリセル回路を備
え、クロック信号に同期して動作する半導体記憶装置で
あって、前記メモリセル回路の各ワード行のメモリセル
に対応して設けられたダミーセルを有するダミーセル回
路と、前記クロック信号に同期して内部回路を動作状態
とし、前記ダミーセル回路の出力の変化を検出して内部
回路を非動作状態とする内部制御回路とを有することに
より、上記課題を解決する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
関するものであって、さらに詳しくは、クロック信号に
同期して動作する同期型メモリの動作の高速化および低
消費電力化に関するものである。
関するものであって、さらに詳しくは、クロック信号に
同期して動作する同期型メモリの動作の高速化および低
消費電力化に関するものである。
【０００２】
【従来の技術】同期型メモリにおいては、例えば図４の
タイミングチャートに示されるように、通常、デューテ
ィ比５０％のクロック信号が使用されており、このクロ
ック信号のハイレベル期間は、例えばワード線やセンス
アンプがオン状態とされて、読み出しおよび書き込み等
が行われるメモリ動作状態の期間とされ、逆に、クロッ
ク信号のローレベル期間は、ビット線およびビットバー
線のプリチャージおよびイコライズ等が行われるメモリ
非動作状態の期間とされている。
タイミングチャートに示されるように、通常、デューテ
ィ比５０％のクロック信号が使用されており、このクロ
ック信号のハイレベル期間は、例えばワード線やセンス
アンプがオン状態とされて、読み出しおよび書き込み等
が行われるメモリ動作状態の期間とされ、逆に、クロッ
ク信号のローレベル期間は、ビット線およびビットバー
線のプリチャージおよびイコライズ等が行われるメモリ
非動作状態の期間とされている。
【０００３】しかしながら、読み出しおよび書き込み等
のアクセスタイムは、一般的に、ビット線およびビット
バー線等のプリチャージタイムよりも大きいため、アク
セスタイムに応じてデューティ比５０％のクロック信号
を用いていると、メモリ非動作状態の期間として余分
（無駄）な時間を取ることになって、動作の高速化を図
ることができない、換言すれば、デューティ比５０％の
クロック信号を使っていては動作を高速化することがで
きないという問題点があった。
のアクセスタイムは、一般的に、ビット線およびビット
バー線等のプリチャージタイムよりも大きいため、アク
セスタイムに応じてデューティ比５０％のクロック信号
を用いていると、メモリ非動作状態の期間として余分
（無駄）な時間を取ることになって、動作の高速化を図
ることができない、換言すれば、デューティ比５０％の
クロック信号を使っていては動作を高速化することがで
きないという問題点があった。
【０００４】また、読み出し動作時に、負荷回路によっ
てビット線およびビットバー線をプリチャージしたま
ま、メモリセルの情報の読み出しを行う同期型メモリに
おいては、読み出し動作のためにワード線がアクティブ
状態とされ、メモリセルとビット線およびビットバー線
とが電気的に接続されている間、負荷回路に接続された
電源から、メモリセルに接続されたグランドに向かって
直流電流が流れてしまうため、消費電流が増大してしま
うという問題点もあった。
てビット線およびビットバー線をプリチャージしたま
ま、メモリセルの情報の読み出しを行う同期型メモリに
おいては、読み出し動作のためにワード線がアクティブ
状態とされ、メモリセルとビット線およびビットバー線
とが電気的に接続されている間、負荷回路に接続された
電源から、メモリセルに接続されたグランドに向かって
直流電流が流れてしまうため、消費電流が増大してしま
うという問題点もあった。
【０００５】
【発明が解決しようとする課題】本発明の目的は、前記
従来技術に基づく問題点をかえりみて、出力信号の変化
を検出して内部回路の制御を行うことにより、動作を高
速化することができ、低消費電力化することができる半
導体記憶装置を提供することにある。
従来技術に基づく問題点をかえりみて、出力信号の変化
を検出して内部回路の制御を行うことにより、動作を高
速化することができ、低消費電力化することができる半
導体記憶装置を提供することにある。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、複数のワード行と複数のビット列、及び
それらにつながるメモリセルを有するメモリセル回路を
備え、クロック信号に同期して動作する半導体記憶装置
であって、前記メモリセル回路の各ワード行のメモリセ
ルに対応して設けられたダミーセルを有するダミーセル
回路と、前記クロック信号に同期して内部回路を動作状
態とし、前記ダミーセル回路の出力の変化を検出して内
部回路を非動作状態とする内部制御回路とを有すること
を特徴とする半導体記憶装置を提供するものである。
に、本発明は、複数のワード行と複数のビット列、及び
それらにつながるメモリセルを有するメモリセル回路を
備え、クロック信号に同期して動作する半導体記憶装置
であって、前記メモリセル回路の各ワード行のメモリセ
ルに対応して設けられたダミーセルを有するダミーセル
回路と、前記クロック信号に同期して内部回路を動作状
態とし、前記ダミーセル回路の出力の変化を検出して内
部回路を非動作状態とする内部制御回路とを有すること
を特徴とする半導体記憶装置を提供するものである。
【０００７】
【発明の実施の形態】以下に、添付の図面に示す好適実
施例に基づいて、本発明の半導体記憶装置を詳細に説明
する。
施例に基づいて、本発明の半導体記憶装置を詳細に説明
する。
【０００８】図１は、本発明の半導体記憶装置である同
期型メモリの一実施例の構成回路図である。同図に示さ
れる同期型メモリ１０は、本発明を適用する、例えばＤ
ＲＡＭ，ＳＲＡＭ等の揮発性メモリの部分的な回路構成
を示すものであって、図示例においては、メモリセル回
路１２、ダミーセル回路１４、入出力回路１６および制
御回路１８等を有して構成されている。
期型メモリの一実施例の構成回路図である。同図に示さ
れる同期型メモリ１０は、本発明を適用する、例えばＤ
ＲＡＭ，ＳＲＡＭ等の揮発性メモリの部分的な回路構成
を示すものであって、図示例においては、メモリセル回
路１２、ダミーセル回路１４、入出力回路１６および制
御回路１８等を有して構成されている。
【０００９】ここで、メモリセル回路１２は、図中上下
方向に複数のワード行、図中左右方向に複数のビット列
からなるメモリセルアレイを有するものである。メモリ
セル回路１２は、図示例においては、メモリセル回路１
２の１ビット列分だけしか示していないが、各ビット列
毎に、プリチャージ回路２０、複数のワード行からなる
メモリセル２２、イコライザ２４、センスアンプ２６お
よびライトドライバ２８等を有している。
方向に複数のワード行、図中左右方向に複数のビット列
からなるメモリセルアレイを有するものである。メモリ
セル回路１２は、図示例においては、メモリセル回路１
２の１ビット列分だけしか示していないが、各ビット列
毎に、プリチャージ回路２０、複数のワード行からなる
メモリセル２２、イコライザ２４、センスアンプ２６お
よびライトドライバ２８等を有している。
【００１０】同様に、ダミーセル回路１４は、自分自身
の出力の変化によって上記メモリセル回路１２の動作の
終了を検出するためのものであって、図中上下方向に、
メモリセル回路１２のワード行に対応する複数のワード
行および１ビット列からなるダミーセルアレイを有して
いる。ダミーセル回路１４は、プリチャージ回路２０、
複数のワード行からなるダミーセル３０、イコライザ２
４およびダミーセンスアンプ３２等を有している。
の出力の変化によって上記メモリセル回路１２の動作の
終了を検出するためのものであって、図中上下方向に、
メモリセル回路１２のワード行に対応する複数のワード
行および１ビット列からなるダミーセルアレイを有して
いる。ダミーセル回路１４は、プリチャージ回路２０、
複数のワード行からなるダミーセル３０、イコライザ２
４およびダミーセンスアンプ３２等を有している。
【００１１】メモリセル回路１２のメモリセル２２およ
びセンスアンプ２６は、それぞれダミーセル回路１４の
ダミーセル３０およびダミーセンスアンプ３２に対応す
るものであって、メモリセル回路１２とダミーセル回路
１４とは、ダミーセル回路１４がライトドライバ２８を
有していないことを除いて、基本的に同じ構成を有する
ものであるから、以下の説明においては、特に言及しな
い限りメモリセル回路１２を代表例として説明を行うも
のとする。
びセンスアンプ２６は、それぞれダミーセル回路１４の
ダミーセル３０およびダミーセンスアンプ３２に対応す
るものであって、メモリセル回路１２とダミーセル回路
１４とは、ダミーセル回路１４がライトドライバ２８を
有していないことを除いて、基本的に同じ構成を有する
ものであるから、以下の説明においては、特に言及しな
い限りメモリセル回路１２を代表例として説明を行うも
のとする。
【００１２】メモリセル回路１２（ダミーセル回路１
４）において、まず、プリチャージ回路２０は、基本的
に、メモリセル回路１２に書き込み動作も読み出し動作
も行われないメモリ非動作状態の期間に、ビット線ＢＬ
およびビットバー線ＢＬｎをともに電源電位にプリチャ
ージし、かつ、同電位にイコライズするためのものであ
って、図示例においては、３つのＮ型ＭＯＳトランジス
タ（以下、ＮＭＯＳという）３４ａ，３４ｂ，３４ｃを
有して構成されている。
４）において、まず、プリチャージ回路２０は、基本的
に、メモリセル回路１２に書き込み動作も読み出し動作
も行われないメモリ非動作状態の期間に、ビット線ＢＬ
およびビットバー線ＢＬｎをともに電源電位にプリチャ
ージし、かつ、同電位にイコライズするためのものであ
って、図示例においては、３つのＮ型ＭＯＳトランジス
タ（以下、ＮＭＯＳという）３４ａ，３４ｂ，３４ｃを
有して構成されている。
【００１３】ここで、ＮＭＯＳ３４ａ，３４ｂのドレイ
ンはともに電源に接続され、そのソースは、それぞれビ
ット線ＢＬおよびビットバー線ＢＬｎに接続されてい
る。また、ＮＭＯＳ３４ｃの入出力端子（ソースまたは
ドレイン）は、それぞれビット線ＢＬおよびビットバー
線ＢＬｎに接続され、ＮＭＯＳ３４ａ，３４ｂ，３４ｃ
のゲートは、ともにビット線ＢＬおよびビットバー線Ｂ
Ｌｎのプリチャージを制御するプリチャージ線ＰＲＥに
接続されている。
ンはともに電源に接続され、そのソースは、それぞれビ
ット線ＢＬおよびビットバー線ＢＬｎに接続されてい
る。また、ＮＭＯＳ３４ｃの入出力端子（ソースまたは
ドレイン）は、それぞれビット線ＢＬおよびビットバー
線ＢＬｎに接続され、ＮＭＯＳ３４ａ，３４ｂ，３４ｃ
のゲートは、ともにビット線ＢＬおよびビットバー線Ｂ
Ｌｎのプリチャージを制御するプリチャージ線ＰＲＥに
接続されている。
【００１４】メモリセル２２は１ビットの情報を保持す
るものであって、メモリセル２２には、メモリセル２２
への書き込みおよび読み出しを制御するワード線ＷＬが
入力され、そのデータ入出力端子は、それぞれビット線
ＢＬおよびビットバー線ＢＬｎに接続されている。
るものであって、メモリセル２２には、メモリセル２２
への書き込みおよび読み出しを制御するワード線ＷＬが
入力され、そのデータ入出力端子は、それぞれビット線
ＢＬおよびビットバー線ＢＬｎに接続されている。
【００１５】また、ダミーセル３０は、対応するワード
行がアクセスされたときに、後述するダミーセンスアン
プ線ＤＳＡの出力レベルを変化させるために、非動作状
態のダミーセンスアンプ線ＤＳＡの反転レベルの１ビッ
トの情報を保持するものであって、ダミーセル３０に
は、ダミーセル３０への書き込みおよび読み出しを制御
するワード線ＷＬが入力され、そのデータ入出力端子
は、それぞれダミービット線ＤＢＬおよびダミービット
バー線ＤＢＬｎに接続されている。
行がアクセスされたときに、後述するダミーセンスアン
プ線ＤＳＡの出力レベルを変化させるために、非動作状
態のダミーセンスアンプ線ＤＳＡの反転レベルの１ビッ
トの情報を保持するものであって、ダミーセル３０に
は、ダミーセル３０への書き込みおよび読み出しを制御
するワード線ＷＬが入力され、そのデータ入出力端子
は、それぞれダミービット線ＤＢＬおよびダミービット
バー線ＤＢＬｎに接続されている。
【００１６】ここで、図２に、上記メモリセル２２（ダ
ミーセル３０）の一実施例の構成回路図を示す。図示例
のメモリセル２２は、ＳＲＡＭメモリセルの一例であっ
て、Ｐ型ＭＯＳトランジスタ（以下、ＰＭＯＳという）
３６ａ，３６ｂと、ＮＭＯＳ３８ａ，３８ｂ，４０ａ，
４０ｂとを有している。ＰＭＯＳ３６ａおよびＮＭＯＳ
３８ａ、ＰＭＯＳ３６ｂおよびＮＭＯＳ３８ｂは、とも
にＣＭＯＳインバータ４２ａ，４２ｂを構成し、その入
出力端子は互いにクロスカップル接続されている。
ミーセル３０）の一実施例の構成回路図を示す。図示例
のメモリセル２２は、ＳＲＡＭメモリセルの一例であっ
て、Ｐ型ＭＯＳトランジスタ（以下、ＰＭＯＳという）
３６ａ，３６ｂと、ＮＭＯＳ３８ａ，３８ｂ，４０ａ，
４０ｂとを有している。ＰＭＯＳ３６ａおよびＮＭＯＳ
３８ａ、ＰＭＯＳ３６ｂおよびＮＭＯＳ３８ｂは、とも
にＣＭＯＳインバータ４２ａ，４２ｂを構成し、その入
出力端子は互いにクロスカップル接続されている。
【００１７】即ち、ＰＭＯＳ３６ａ，３６ｂのソースは
ともに電源に接続され、ＮＭＯＳ３８ａ，３８ｂのソー
スはともにグランドに接続されている。また、ＰＭＯＳ
３６ａおよびＮＭＯＳ３８ａのゲートは短絡され、その
ドレインも短絡され、それぞれインバータ４２ａの入力
端子および出力端子とされている。同様に、ＰＭＯＳ３
６ｂおよびＮＭＯＳ３８ｂのゲートは短絡され、そのド
レインも短絡され、それぞれインバータ４２ｂの入力端
子および出力端子とされている。
ともに電源に接続され、ＮＭＯＳ３８ａ，３８ｂのソー
スはともにグランドに接続されている。また、ＰＭＯＳ
３６ａおよびＮＭＯＳ３８ａのゲートは短絡され、その
ドレインも短絡され、それぞれインバータ４２ａの入力
端子および出力端子とされている。同様に、ＰＭＯＳ３
６ｂおよびＮＭＯＳ３８ｂのゲートは短絡され、そのド
レインも短絡され、それぞれインバータ４２ｂの入力端
子および出力端子とされている。
【００１８】そして、インバータ４２ａの出力端子は、
インバータ４２ｂの入力端子およびＮＭＯＳ４０ａの一
方の入出力端子に接続され、同様に、インバータ４２ｂ
の出力端子は、インバータ４２ａの入力端子およびＮＭ
ＯＳ４０ｂの一方の入出力端子に接続されている。ま
た、ＮＭＯＳ４０ａ，４０ｂの他方の入出力端子は、そ
れぞれビット線ＢＬおよびビットバー線ＢＬｎに接続さ
れ、そのゲートは、ともにワード線ＷＬに接続されてい
る。
インバータ４２ｂの入力端子およびＮＭＯＳ４０ａの一
方の入出力端子に接続され、同様に、インバータ４２ｂ
の出力端子は、インバータ４２ａの入力端子およびＮＭ
ＯＳ４０ｂの一方の入出力端子に接続されている。ま
た、ＮＭＯＳ４０ａ，４０ｂの他方の入出力端子は、そ
れぞれビット線ＢＬおよびビットバー線ＢＬｎに接続さ
れ、そのゲートは、ともにワード線ＷＬに接続されてい
る。
【００１９】メモリセル２２（ダミーセル３０）は、例
えばこのような構成を有するものであるが、メモリセル
２２（ダミーセル３０）としては、ＳＲＡＭメモリセ
ル、ＤＲＡＭメモリセル、各種のＲＯＭメモリセルのい
ずれであってもよいことは当然のことである。
えばこのような構成を有するものであるが、メモリセル
２２（ダミーセル３０）としては、ＳＲＡＭメモリセ
ル、ＤＲＡＭメモリセル、各種のＲＯＭメモリセルのい
ずれであってもよいことは当然のことである。
【００２０】次いで、イコライザ２４は、例えば書き込
み動作後のように、ビット線ＢＬおよびビットバー線Ｂ
Ｌｎの電位差が大きくなったときに、メモリ非動作状態
の期間において、ビット線ＢＬおよびビットバー線ＢＬ
ｎを急速に同電位にイコライズするものであって、図示
例ではＮＭＯＳが用いられており、その入出力端子は、
それぞれビット線ＢＬおよびビットバー線ＢＬｎに接続
され、そのゲートには、イコライズ線ＥＱが入力されて
いる。
み動作後のように、ビット線ＢＬおよびビットバー線Ｂ
Ｌｎの電位差が大きくなったときに、メモリ非動作状態
の期間において、ビット線ＢＬおよびビットバー線ＢＬ
ｎを急速に同電位にイコライズするものであって、図示
例ではＮＭＯＳが用いられており、その入出力端子は、
それぞれビット線ＢＬおよびビットバー線ＢＬｎに接続
され、そのゲートには、イコライズ線ＥＱが入力されて
いる。
【００２１】センスアンプ２６は、ビット線ＢＬおよび
ビットバー線ＢＬｎに発生する差電圧を検出し、その差
電圧を増幅出力するものであって、センスアンプ２６に
は、センスアンプ２６の動作を制御するセンスイネーブ
ル線ＳＥが入力され、そのデータ入出力端子は、それぞ
れビット線ＢＬおよびビットバー線ＢＬｎに接続され、
センスアンプ２６の出力はセンスアンプ出力線ＳＯに出
力されている。
ビットバー線ＢＬｎに発生する差電圧を検出し、その差
電圧を増幅出力するものであって、センスアンプ２６に
は、センスアンプ２６の動作を制御するセンスイネーブ
ル線ＳＥが入力され、そのデータ入出力端子は、それぞ
れビット線ＢＬおよびビットバー線ＢＬｎに接続され、
センスアンプ２６の出力はセンスアンプ出力線ＳＯに出
力されている。
【００２２】同様に、ダミーセンスアンプ３２は、ダミ
ービット線ＤＢＬおよびダミービットバー線ＤＢＬｎに
発生する差電圧を検出し、その差電圧を増幅出力するも
のであって、ダミーセンスアンプ３２には、ダミーセン
スアンプ３２の動作を制御するセンスイネーブル線ＳＥ
が入力され、そのデータ入出力端子は、それぞれダミー
ビット線ＤＢＬおよびダミービットバー線ＤＢＬｎに接
続され、ダミーセンスアンプ３２の出力はダミーセンス
アンプ線ＤＳＡに出力されている。
ービット線ＤＢＬおよびダミービットバー線ＤＢＬｎに
発生する差電圧を検出し、その差電圧を増幅出力するも
のであって、ダミーセンスアンプ３２には、ダミーセン
スアンプ３２の動作を制御するセンスイネーブル線ＳＥ
が入力され、そのデータ入出力端子は、それぞれダミー
ビット線ＤＢＬおよびダミービットバー線ＤＢＬｎに接
続され、ダミーセンスアンプ３２の出力はダミーセンス
アンプ線ＤＳＡに出力されている。
【００２３】ライトドライバ２８は、書き込み動作時
に、ビット線ＢＬおよびビットバー線ＢＬｎに、それぞ
れ書き込みデータおよびその反転データをドライブする
ものであって、図示例においては、指定されたカラムだ
けを選択的にドライブするカラムセレクタであるＮＭＯ
Ｓ４４ａ，４４ｂおよび駆動素子であるインバータ４６
ａ，４６ｂ，４６ｃを有して構成されている。
に、ビット線ＢＬおよびビットバー線ＢＬｎに、それぞ
れ書き込みデータおよびその反転データをドライブする
ものであって、図示例においては、指定されたカラムだ
けを選択的にドライブするカラムセレクタであるＮＭＯ
Ｓ４４ａ，４４ｂおよび駆動素子であるインバータ４６
ａ，４６ｂ，４６ｃを有して構成されている。
【００２４】図示例のライトドライバ２８において、イ
ンバータ４６ａ，４６ｃには後述する入出力回路１６の
入力データラッチ４８ａの出力が入力され、インバータ
４６ａの出力はインバータ４６ｂに入力され、インバー
タ４６ｂ，４６ｃの出力は、それぞれＮＭＯＳ４４ａ，
４４ｂのソースに接続されている。また、ＮＭＯＳ４４
ａ，４４ｂのドレインは、それぞれビット線ＢＬおよび
ビットバー線ＢＬｎに接続され、そのゲートには、とも
にカラムセレクト線ＷＲが入力されている。
ンバータ４６ａ，４６ｃには後述する入出力回路１６の
入力データラッチ４８ａの出力が入力され、インバータ
４６ａの出力はインバータ４６ｂに入力され、インバー
タ４６ｂ，４６ｃの出力は、それぞれＮＭＯＳ４４ａ，
４４ｂのソースに接続されている。また、ＮＭＯＳ４４
ａ，４４ｂのドレインは、それぞれビット線ＢＬおよび
ビットバー線ＢＬｎに接続され、そのゲートには、とも
にカラムセレクト線ＷＲが入力されている。
【００２５】次いで、入出力回路１６は、入力データラ
ッチ４８ａおよび出力データラッチ４８ｂを有してい
る。入力データラッチ４８ａのデータ入力端子Ｄおよび
反転イネーブル端子Ｇには、それぞれ入力データ線ＤＩ
およびラッチイネーブル線ＬＥが入力され、その出力Ｑ
はライトドライバ２８に出力されている。同様に、出力
データラッチ４８ｂのデータ入力端子Ｄおよびイネーブ
ル端子Ｇには、それぞれセンスアンプ出力線ＳＯおよび
ラッチイネーブル線ＬＥが入力され、その出力Ｑは出力
データ線ＤＯに出力されている。
ッチ４８ａおよび出力データラッチ４８ｂを有してい
る。入力データラッチ４８ａのデータ入力端子Ｄおよび
反転イネーブル端子Ｇには、それぞれ入力データ線ＤＩ
およびラッチイネーブル線ＬＥが入力され、その出力Ｑ
はライトドライバ２８に出力されている。同様に、出力
データラッチ４８ｂのデータ入力端子Ｄおよびイネーブ
ル端子Ｇには、それぞれセンスアンプ出力線ＳＯおよび
ラッチイネーブル線ＬＥが入力され、その出力Ｑは出力
データ線ＤＯに出力されている。
【００２６】次に、制御回路１８は、同期型メモリ１０
の内部回路を制御する各種の制御信号を発生するもので
あって、ビット線ＢＬおよびビットバー線ＢＬｎ（ダミ
ービット線ＤＢＬおよびダミービットバー線ＤＢＬｎ）
のプリチャージおよびイコライズを制御するプリチャー
ジ制御回路７４、ワード線ＷＬを制御するワード線制御
回路５０、ビット線ＢＬおよびビットバー線ＢＬｎ（ダ
ミービット線ＤＢＬおよびダミービットバー線ＤＢＬ
ｎ）のイコライズを制御するイコライズ制御回路５２、
ビット列（カラム）への書き込みを制御する書き込み制
御回路５４および内部回路の動作を制御する内部制御回
路５６を有している。
の内部回路を制御する各種の制御信号を発生するもので
あって、ビット線ＢＬおよびビットバー線ＢＬｎ（ダミ
ービット線ＤＢＬおよびダミービットバー線ＤＢＬｎ）
のプリチャージおよびイコライズを制御するプリチャー
ジ制御回路７４、ワード線ＷＬを制御するワード線制御
回路５０、ビット線ＢＬおよびビットバー線ＢＬｎ（ダ
ミービット線ＤＢＬおよびダミービットバー線ＤＢＬ
ｎ）のイコライズを制御するイコライズ制御回路５２、
ビット列（カラム）への書き込みを制御する書き込み制
御回路５４および内部回路の動作を制御する内部制御回
路５６を有している。
【００２７】制御回路１８において、まず、プリチャー
ジ制御回路７４は、インバータ７６を有しており、イン
バータ７６にはプリチャージイネーブル線ＰＲＮが入力
され、その出力はプリチャージ線ＰＲＥに出力されてい
る。
ジ制御回路７４は、インバータ７６を有しており、イン
バータ７６にはプリチャージイネーブル線ＰＲＮが入力
され、その出力はプリチャージ線ＰＲＥに出力されてい
る。
【００２８】ワード線制御回路５０は、アドレスデータ
ラッチ５８、ＮＡＮＤゲート６０およびインバータ６２
を有している。アドレスデータラッチ５８のデータ入力
端子Ｄおよび反転イネーブル端子Ｇには、それぞれアド
レス線ＡＤＤＲおよびラッチイネーブル線ＬＥが入力さ
れ、その出力ＱはＮＡＮＤゲート６０の一方の入力端子
に入力されている。ＮＡＮＤゲート６０の他方の入力端
子にはワードイネーブル線ＷＥが入力され、その出力は
インバータ６２に入力され、インバータ６２の出力はワ
ード線ＷＬに出力されている。
ラッチ５８、ＮＡＮＤゲート６０およびインバータ６２
を有している。アドレスデータラッチ５８のデータ入力
端子Ｄおよび反転イネーブル端子Ｇには、それぞれアド
レス線ＡＤＤＲおよびラッチイネーブル線ＬＥが入力さ
れ、その出力ＱはＮＡＮＤゲート６０の一方の入力端子
に入力されている。ＮＡＮＤゲート６０の他方の入力端
子にはワードイネーブル線ＷＥが入力され、その出力は
インバータ６２に入力され、インバータ６２の出力はワ
ード線ＷＬに出力されている。
【００２９】イコライズ制御回路５２は、インバータ６
４を有しており、インバータ６４にはイコライズイネー
ブル線ＥＱＮが入力され、その出力はイコライズ線ＥＱ
に出力されている。書き込み制御回路５４は、ＮＡＮＤ
ゲート６６およびインバータ６８を有している。ＮＡＮ
Ｄゲート６６には、それぞれライト制御線ＷＲＥおよび
ライトイネーブル線ＷＲＮが入力され、その出力はイン
バータ６８に入力され、インバータ６８の出力はカラム
セレクト線ＷＲに出力されている。
４を有しており、インバータ６４にはイコライズイネー
ブル線ＥＱＮが入力され、その出力はイコライズ線ＥＱ
に出力されている。書き込み制御回路５４は、ＮＡＮＤ
ゲート６６およびインバータ６８を有している。ＮＡＮ
Ｄゲート６６には、それぞれライト制御線ＷＲＥおよび
ライトイネーブル線ＷＲＮが入力され、その出力はイン
バータ６８に入力され、インバータ６８の出力はカラム
セレクト線ＷＲに出力されている。
【００３０】内部制御回路５６は、ＳＲラッチ７０およ
びバッファ７２を有している。ＳＲラッチ７０のセット
端子Ｓおよびリセット端子Ｒには、それぞれクロック線
ＣＬＫから生成したＣＬＫ’線およびダミーセンスアン
プ線ＤＳＡが入力され、その出力は、それぞれのバッフ
ァ７２によって、それぞれセンスイネーブル線ＳＥ、ワ
ードイネーブル線ＷＥ、ラッチイネーブル線ＬＥ、プリ
チャージイネーブル線ＰＲＮ、イコライズイネーブル線
ＥＱＮおよびライトイネーブル線ＷＲＮに出力されてい
る。
びバッファ７２を有している。ＳＲラッチ７０のセット
端子Ｓおよびリセット端子Ｒには、それぞれクロック線
ＣＬＫから生成したＣＬＫ’線およびダミーセンスアン
プ線ＤＳＡが入力され、その出力は、それぞれのバッフ
ァ７２によって、それぞれセンスイネーブル線ＳＥ、ワ
ードイネーブル線ＷＥ、ラッチイネーブル線ＬＥ、プリ
チャージイネーブル線ＰＲＮ、イコライズイネーブル線
ＥＱＮおよびライトイネーブル線ＷＲＮに出力されてい
る。
【００３１】なお、図示例においては、ＳＲラッチ７０
を用いているが、ＳＲラッチに限定されるものではな
く、各種のラッチや、例えばＪＫフリップフロップ等の
各種のフリップフロップを用いてもよいことはいうまで
もないことである。また、図示例のＳＲラッチ７０は、
入力端子Ｓ，Ｒに入力されるハイレベルのパルスによっ
て制御されるものであるが、例えばローレベルのパルス
で制御してもよいし、例えばエッジで制御するようにし
てもよい。ＣＬＫ’線は、クロック線ＣＬＫと、それを
インバータ８０ａ，８０ｂ，８０ｃにより奇数段遅延し
た信号とをＮＡＮＤゲート８６に入力し、その出力をさ
らにインバータ８２により反転することによって生成し
ている。これは、ＳＲラッチ７０のＳ，Ｒ端子が同時に
ハイレベルとなり、動作が不安定になるのを避けるため
である。
を用いているが、ＳＲラッチに限定されるものではな
く、各種のラッチや、例えばＪＫフリップフロップ等の
各種のフリップフロップを用いてもよいことはいうまで
もないことである。また、図示例のＳＲラッチ７０は、
入力端子Ｓ，Ｒに入力されるハイレベルのパルスによっ
て制御されるものであるが、例えばローレベルのパルス
で制御してもよいし、例えばエッジで制御するようにし
てもよい。ＣＬＫ’線は、クロック線ＣＬＫと、それを
インバータ８０ａ，８０ｂ，８０ｃにより奇数段遅延し
た信号とをＮＡＮＤゲート８６に入力し、その出力をさ
らにインバータ８２により反転することによって生成し
ている。これは、ＳＲラッチ７０のＳ，Ｒ端子が同時に
ハイレベルとなり、動作が不安定になるのを避けるため
である。
【００３２】本発明の半導体記憶装置の一実施例である
同期型メモリ１０は、基本的に以上のように構成され
る。なお、図示例においては、同期型のＳＲＡＭメモリ
セルを用いる揮発性メモリを例に挙げてその構成を説明
したが、本発明はこれに限定されず、例えば上記実施例
以外のＳＲＡＭ，ＤＲＡＭ等の揮発性メモリや、各種の
ＲＯＭ等の不揮発性メモリに適用可能なことはいうまで
もないことである。
同期型メモリ１０は、基本的に以上のように構成され
る。なお、図示例においては、同期型のＳＲＡＭメモリ
セルを用いる揮発性メモリを例に挙げてその構成を説明
したが、本発明はこれに限定されず、例えば上記実施例
以外のＳＲＡＭ，ＤＲＡＭ等の揮発性メモリや、各種の
ＲＯＭ等の不揮発性メモリに適用可能なことはいうまで
もないことである。
【００３３】次に、図３に示されるタイミングチャート
を参照しながら、上記同期型メモリ１０の動作について
説明する。なお、ダミーセンスアンプ線ＤＳＡの非動作
時のレベルはローレベルであって、ダミーセル３０に
は、ダミーセンスアンプ線ＤＳＡの非動作時のローレベ
ルの反転レベルであるハイレベルが保持されているもの
とする。
を参照しながら、上記同期型メモリ１０の動作について
説明する。なお、ダミーセンスアンプ線ＤＳＡの非動作
時のレベルはローレベルであって、ダミーセル３０に
は、ダミーセンスアンプ線ＤＳＡの非動作時のローレベ
ルの反転レベルであるハイレベルが保持されているもの
とする。
【００３４】同期型メモリ１０において、まず、メモリ
非動作状態の期間は、センスイネーブル線ＳＥ、ワード
イネーブル線ＷＥ、ラッチイネーブル線ＬＥ、プリチャ
ージイネーブル線ＰＲＮ、イコライズイネーブル線ＥＱ
Ｎおよびライトイネーブル線ＷＲＮはともにローレベル
であり、プリチャージ線ＰＲＥおよびイコライズ線ＥＱ
はともにハイレベルである。
非動作状態の期間は、センスイネーブル線ＳＥ、ワード
イネーブル線ＷＥ、ラッチイネーブル線ＬＥ、プリチャ
ージイネーブル線ＰＲＮ、イコライズイネーブル線ＥＱ
Ｎおよびライトイネーブル線ＷＲＮはともにローレベル
であり、プリチャージ線ＰＲＥおよびイコライズ線ＥＱ
はともにハイレベルである。
【００３５】従って、センスアンプ２６およびダミーセ
ンスアンプ３２は非動作状態であって、センスアンプ出
力線ＳＯおよびダミーセンスアンプ線ＤＳＡはともにロ
ーレベルである。また、ワード線ＷＬはローレベルであ
って、全てのメモリセル２２は非動作状態である。ビッ
ト線ＢＬおよびビットバー線ＢＬｎ、ダミービット線Ｄ
ＢＬおよびダミービットバー線ＤＢＬｎはともに電源電
位にプリチャージされ、同電位にイコライズされてい
る。
ンスアンプ３２は非動作状態であって、センスアンプ出
力線ＳＯおよびダミーセンスアンプ線ＤＳＡはともにロ
ーレベルである。また、ワード線ＷＬはローレベルであ
って、全てのメモリセル２２は非動作状態である。ビッ
ト線ＢＬおよびビットバー線ＢＬｎ、ダミービット線Ｄ
ＢＬおよびダミービットバー線ＤＢＬｎはともに電源電
位にプリチャージされ、同電位にイコライズされてい
る。
【００３６】また、入力データラッチ４８ａおよびアド
レスデータラッチ５８はともにスルー（通過）状態であ
って、データ出力端子Ｑからは、それぞれアドレス線Ａ
ＤＤＲおよび入力データ線ＤＩのレベルが出力されてい
る。一方、出力データラッチ４８ｂはラッチ（保持）状
態であって、ラッチイネーブル信号ＬＥがローレベルに
変化する直前のセンスアンプ２６の出力がデータ出力端
子Ｑから出力されている。カラムセレクト線ＷＲはロー
レベルであって、ライトドライバ２８の出力は、ビット
線ＢＬおよびビットバー線ＢＬｎから電気的に切り離さ
れている。
レスデータラッチ５８はともにスルー（通過）状態であ
って、データ出力端子Ｑからは、それぞれアドレス線Ａ
ＤＤＲおよび入力データ線ＤＩのレベルが出力されてい
る。一方、出力データラッチ４８ｂはラッチ（保持）状
態であって、ラッチイネーブル信号ＬＥがローレベルに
変化する直前のセンスアンプ２６の出力がデータ出力端
子Ｑから出力されている。カラムセレクト線ＷＲはロー
レベルであって、ライトドライバ２８の出力は、ビット
線ＢＬおよびビットバー線ＢＬｎから電気的に切り離さ
れている。
【００３７】次に、データの読み出し動作時において
は、まず、読み出すワード行に対応するアドレス信号が
アドレス線ＡＤＤＲに入力される。次いで、クロック線
ＣＬＫがローレベルからハイレベルに変化すると、ＳＲ
ラッチ７０がセットされてハイレベルとなり、センスイ
ネーブル線ＳＥ、ワードイネーブル線ＷＥ、ラッチイネ
ーブル線ＬＥ、プリチャージイネーブル線ＰＲＮ、イコ
ライズイネーブル線ＥＱＮおよびライトイネーブル線Ｗ
ＲＮはともにハイレベルに変化する。
は、まず、読み出すワード行に対応するアドレス信号が
アドレス線ＡＤＤＲに入力される。次いで、クロック線
ＣＬＫがローレベルからハイレベルに変化すると、ＳＲ
ラッチ７０がセットされてハイレベルとなり、センスイ
ネーブル線ＳＥ、ワードイネーブル線ＷＥ、ラッチイネ
ーブル線ＬＥ、プリチャージイネーブル線ＰＲＮ、イコ
ライズイネーブル線ＥＱＮおよびライトイネーブル線Ｗ
ＲＮはともにハイレベルに変化する。
【００３８】このとき、入力データラッチ４８ａおよび
アドレスデータラッチ５８はともにラッチ状態となり、
データ出力端子Ｑからは、ラッチイネーブル信号ＬＥが
ハイレベルに変化する直前のアドレス線ＡＤＤＲおよび
入力データ線ＤＩのレベルが出力される。なお、読み出
し動作時には、ライト制御線ＷＲＥがローレベルとさ
れ、カラムセレクト線ＷＲがローレベルのままになって
いるため、ライトドライバ２８の出力は、ビット線ＢＬ
およびビットバー線ＢＬｎから電気的に切り離されてい
る。
アドレスデータラッチ５８はともにラッチ状態となり、
データ出力端子Ｑからは、ラッチイネーブル信号ＬＥが
ハイレベルに変化する直前のアドレス線ＡＤＤＲおよび
入力データ線ＤＩのレベルが出力される。なお、読み出
し動作時には、ライト制御線ＷＲＥがローレベルとさ
れ、カラムセレクト線ＷＲがローレベルのままになって
いるため、ライトドライバ２８の出力は、ビット線ＢＬ
およびビットバー線ＢＬｎから電気的に切り離されてい
る。
【００３９】また、プリチャージ線ＰＲＥおよびイコラ
イズ線ＥＱはともにローレベルとなって、ビット線ＢＬ
およびビットバー線ＢＬｎ、ダミービット線ＤＢＬおよ
びダミービットバー線ＤＢＬｎのプリチャージおよびイ
コライズが終了され、ワード線ＷＬがハイレベルとなっ
て、ビット線ＢＬとビットバー線ＢＬｎとの間、ダミー
ビット線ＤＢＬとダミービットバー線ＤＢＬｎとの間
に、メモリセル２２およびダミーメモリセル３０の記憶
情報に応じてそれぞれ差電圧が発生する。
イズ線ＥＱはともにローレベルとなって、ビット線ＢＬ
およびビットバー線ＢＬｎ、ダミービット線ＤＢＬおよ
びダミービットバー線ＤＢＬｎのプリチャージおよびイ
コライズが終了され、ワード線ＷＬがハイレベルとなっ
て、ビット線ＢＬとビットバー線ＢＬｎとの間、ダミー
ビット線ＤＢＬとダミービットバー線ＤＢＬｎとの間
に、メモリセル２２およびダミーメモリセル３０の記憶
情報に応じてそれぞれ差電圧が発生する。
【００４０】次いで、ビット線ＢＬとビットバー線ＢＬ
ｎとの間の差電圧は、センスアンプ２６によって増幅さ
れ、センスアンプ出力線ＳＯに出力される。また、出力
データラッチ４８ｂはスルー状態となって、センスアン
プ２６の出力が出力データ線ＤＯに出力される。一方、
ダミービット線ＤＢＬとダミービットバー線ＤＢＬｎと
の間の差電圧は、ダミーセンスアンプ３２によって増幅
され、ダミーセンスアンプ線ＤＳＡはローレベルからハ
イレベルに変化する。
ｎとの間の差電圧は、センスアンプ２６によって増幅さ
れ、センスアンプ出力線ＳＯに出力される。また、出力
データラッチ４８ｂはスルー状態となって、センスアン
プ２６の出力が出力データ線ＤＯに出力される。一方、
ダミービット線ＤＢＬとダミービットバー線ＤＢＬｎと
の間の差電圧は、ダミーセンスアンプ３２によって増幅
され、ダミーセンスアンプ線ＤＳＡはローレベルからハ
イレベルに変化する。
【００４１】ダミーセンスアンプ線ＤＳＡがハイレベル
に変化すると、ＳＲラッチ７０がリセットされてローレ
ベルとなり、センスイネーブル線ＳＥ、ワードイネーブ
ル線ＷＥ、ラッチイネーブル線ＬＥ、プリチャージイネ
ーブル線ＰＲＮ、イコライズイネーブル線ＥＱＮおよび
ライトイネーブル線ＷＲＮはともにローレベルに変化
し、同期型メモリ１０はメモリ非動作状態となる。
に変化すると、ＳＲラッチ７０がリセットされてローレ
ベルとなり、センスイネーブル線ＳＥ、ワードイネーブ
ル線ＷＥ、ラッチイネーブル線ＬＥ、プリチャージイネ
ーブル線ＰＲＮ、イコライズイネーブル線ＥＱＮおよび
ライトイネーブル線ＷＲＮはともにローレベルに変化
し、同期型メモリ１０はメモリ非動作状態となる。
【００４２】次に、データの書き込み動作時において
は、まず、書き込まれるワード行に対応するアドレス信
号がアドレス線ＡＤＤＲに入力され、書き込みデータが
入力データ線ＤＩに入力される。次いで、クロック線Ｃ
ＬＫがローレベルからハイレベルに変化すると、ＳＲラ
ッチ７０がセットされてハイレベルとなり、センスイネ
ーブル線ＳＥ、ワードイネーブル線ＷＥ、ラッチイネー
ブル線ＬＥ、プリチャージイネーブル線ＰＲＮ、イコラ
イズイネーブル線ＥＱＮおよびライトイネーブル線ＷＲ
Ｎはともにハイレベルに変化する。
は、まず、書き込まれるワード行に対応するアドレス信
号がアドレス線ＡＤＤＲに入力され、書き込みデータが
入力データ線ＤＩに入力される。次いで、クロック線Ｃ
ＬＫがローレベルからハイレベルに変化すると、ＳＲラ
ッチ７０がセットされてハイレベルとなり、センスイネ
ーブル線ＳＥ、ワードイネーブル線ＷＥ、ラッチイネー
ブル線ＬＥ、プリチャージイネーブル線ＰＲＮ、イコラ
イズイネーブル線ＥＱＮおよびライトイネーブル線ＷＲ
Ｎはともにハイレベルに変化する。
【００４３】このとき、入力データラッチ４８ａおよび
アドレスデータラッチ５８はともにラッチ状態となり、
そのデータ出力端子Ｑからは、それぞれラッチイネーブ
ル信号ＬＥがハイレベルに変化する直前のアドレス線Ａ
ＤＤＲおよび入力データ線ＤＩのレベルが出力される。
プリチャージ線ＰＲＥおよびイコライズ線ＥＱはともに
ローレベルになって、ビット線ＢＬおよびビットバー線
ＢＬｎ、ダミービット線ＤＢＬおよびダミービットバー
線ＤＢＬｎのプリチャージおよびイコライズが終了され
る。
アドレスデータラッチ５８はともにラッチ状態となり、
そのデータ出力端子Ｑからは、それぞれラッチイネーブ
ル信号ＬＥがハイレベルに変化する直前のアドレス線Ａ
ＤＤＲおよび入力データ線ＤＩのレベルが出力される。
プリチャージ線ＰＲＥおよびイコライズ線ＥＱはともに
ローレベルになって、ビット線ＢＬおよびビットバー線
ＢＬｎ、ダミービット線ＤＢＬおよびダミービットバー
線ＤＢＬｎのプリチャージおよびイコライズが終了され
る。
【００４４】ここで、書き込み動作時には、指定された
ビット列のライト制御線ＷＲＥがハイレベルとされ、カ
ラムセレクト線ＷＲがハイレベルに変化する。このた
め、ビット線ＢＬおよびビットバー線ＢＬｎには、ライ
トドライバ２８によって、それぞれ入力データラッチ４
８ａの出力データおよびその反転データがドライブされ
る。次いで、ワード線ＷＬがハイレベルとなってメモリ
セル２２に書き込みデータが書き込まれるとともに、ダ
ミーメモリセル３０の情報が読み出される。
ビット列のライト制御線ＷＲＥがハイレベルとされ、カ
ラムセレクト線ＷＲがハイレベルに変化する。このた
め、ビット線ＢＬおよびビットバー線ＢＬｎには、ライ
トドライバ２８によって、それぞれ入力データラッチ４
８ａの出力データおよびその反転データがドライブされ
る。次いで、ワード線ＷＬがハイレベルとなってメモリ
セル２２に書き込みデータが書き込まれるとともに、ダ
ミーメモリセル３０の情報が読み出される。
【００４５】次いで、ビット線ＢＬとビットバー線ＢＬ
ｎとの間の差電圧は、センスアンプ２６によって増幅さ
れ、センスアンプ出力線ＳＯに出力される。また、出力
データラッチ４８ｂはスルー状態となって、センスアン
プ２６の出力が出力データ線ＤＯに出力される。一方、
ダミービット線ＤＢＬとダミービットバー線ＤＢＬｎと
の間の差電圧は、ダミーセンスアンプ３２によって増幅
され、ダミーセンスアンプ線ＤＳＡにはハイレベルが出
力される。
ｎとの間の差電圧は、センスアンプ２６によって増幅さ
れ、センスアンプ出力線ＳＯに出力される。また、出力
データラッチ４８ｂはスルー状態となって、センスアン
プ２６の出力が出力データ線ＤＯに出力される。一方、
ダミービット線ＤＢＬとダミービットバー線ＤＢＬｎと
の間の差電圧は、ダミーセンスアンプ３２によって増幅
され、ダミーセンスアンプ線ＤＳＡにはハイレベルが出
力される。
【００４６】ダミーセンスアンプ線ＤＳＡがハイレベル
に変化すると、ＳＲラッチ７０がリセットされてローレ
ベルとなり、センスイネーブル線ＳＥ、ワードイネーブ
ル線ＷＥ、ラッチイネーブル線ＬＥ、プリチャージイネ
ーブル線ＰＲＮ、イコライズイネーブル線ＥＱＮおよび
ライトイネーブル線ＷＲＮはともにローレベルに変化し
て、同期型メモリ１０はメモリ非動作状態に戻る。同期
型メモリ１０は、基本的に以上のように動作する。
に変化すると、ＳＲラッチ７０がリセットされてローレ
ベルとなり、センスイネーブル線ＳＥ、ワードイネーブ
ル線ＷＥ、ラッチイネーブル線ＬＥ、プリチャージイネ
ーブル線ＰＲＮ、イコライズイネーブル線ＥＱＮおよび
ライトイネーブル線ＷＲＮはともにローレベルに変化し
て、同期型メモリ１０はメモリ非動作状態に戻る。同期
型メモリ１０は、基本的に以上のように動作する。
【００４７】
【発明の効果】以上詳細に説明した様に、本発明の半導
体記憶装置によれば、出力が確定すると即座にワード線
をオフしてイコライズ動作に入り、次のアクセスまで
（次にワード線がオンになるまで）充分にビット線およ
びビットバー線をイコライズすることができるため、動
作を高速化することができる。また、デューティ比に係
わらず、クロックの周波数を最適化することができ、読
み出し動作時に、負荷回路によってビット線およびビッ
トバー線をプリチャージしたまま、メモリセルの情報の
読み出しを行ったとしても、直流電流が流れる時間を短
縮することができるため、消費電流を低減することがで
きる。さらに、ダミーセル回路がワード行数に応じた速
度で動作し、内部回路の制御信号を生成して自分自身で
非動作状態となるため、様々なメモリサイズに対応する
ことができるという利点がある。
体記憶装置によれば、出力が確定すると即座にワード線
をオフしてイコライズ動作に入り、次のアクセスまで
（次にワード線がオンになるまで）充分にビット線およ
びビットバー線をイコライズすることができるため、動
作を高速化することができる。また、デューティ比に係
わらず、クロックの周波数を最適化することができ、読
み出し動作時に、負荷回路によってビット線およびビッ
トバー線をプリチャージしたまま、メモリセルの情報の
読み出しを行ったとしても、直流電流が流れる時間を短
縮することができるため、消費電流を低減することがで
きる。さらに、ダミーセル回路がワード行数に応じた速
度で動作し、内部回路の制御信号を生成して自分自身で
非動作状態となるため、様々なメモリサイズに対応する
ことができるという利点がある。
【図１】 本発明の半導体記憶装置の一実施例の構成回
路図である。
路図である。
【図２】 メモリセルの一実施例の構成回路図である。
【図３】 本発明の半導体記憶装置の動作を表す一実施
例のタイミングチャートである。
例のタイミングチャートである。
【図４】 同期型メモリの動作概念図である。
１０ 同期型メモリ １２ メモリセル回路 １４ ダミーセル回路 １６ 入出力回路 １８ 制御回路 ２０ プリチャージ回路 ２２ メモリセル ２４ イコライザ ２６ センスアンプ ２８ ライトドライバ ３０ ダミーセル ３２ ダミーセンスアンプ ３４ａ，３４ｂ，３４ｃ，３８ａ，３８ｂ，４０ａ，４
０ｂ，４４ａ，４４ｂＮ型ＭＯＳトランジスタ（ＮＭＯ
Ｓ） ３６ａ，３６ｂ Ｐ型ＭＯＳトランジスタ（ＰＭＯＳ） ４２ａ，４２ｂ，４６ａ，４６ｂ，４６ｃ，６２，６
４，６８，７６，８０ａ，８０ｂ，８０ｃ，８２ イン
バータ ４８ａ 入力データラッチ ４８ｂ 出力データラッチ ５０ ワード線制御回路 ５２ イコライズ制御回路 ５４ 書き込み制御回路 ５６ 内部制御回路 ５８ アドレスデータラッチ ６０，６６，８６ ＮＡＮＤゲート ７０ ＳＲラッチ ７２ バッファ ７４ プリチャージ制御回路 ＣＬＫ クロック線 ＡＤＤＲ アドレス線 ＤＩ 入力データ線 ＤＯ 出力データ線 ＢＬ ビット線 ＢＬｎ ビットバー線 ＤＢＬ ダミービット線 ＤＢＬｎ ダミービットバー線 ＰＲＮ プリチャージイネーブル線 ＰＲＥ プリチャージ線 ＬＥ ラッチイネーブル線 ＷＥ ワードイネーブル線 ＷＬ ワード線 ＥＱＮ イコライズイネーブル線 ＥＱ イコライズ線 ＳＥ センスイネーブル線 ＳＯ センスアンプ出力線 ＤＳＡ ダミーセンスアンプ線 ＷＲＮ ライトイネーブル線 ＷＲＥ ライト制御線 ＷＲ カラムセレクト線
０ｂ，４４ａ，４４ｂＮ型ＭＯＳトランジスタ（ＮＭＯ
Ｓ） ３６ａ，３６ｂ Ｐ型ＭＯＳトランジスタ（ＰＭＯＳ） ４２ａ，４２ｂ，４６ａ，４６ｂ，４６ｃ，６２，６
４，６８，７６，８０ａ，８０ｂ，８０ｃ，８２ イン
バータ ４８ａ 入力データラッチ ４８ｂ 出力データラッチ ５０ ワード線制御回路 ５２ イコライズ制御回路 ５４ 書き込み制御回路 ５６ 内部制御回路 ５８ アドレスデータラッチ ６０，６６，８６ ＮＡＮＤゲート ７０ ＳＲラッチ ７２ バッファ ７４ プリチャージ制御回路 ＣＬＫ クロック線 ＡＤＤＲ アドレス線 ＤＩ 入力データ線 ＤＯ 出力データ線 ＢＬ ビット線 ＢＬｎ ビットバー線 ＤＢＬ ダミービット線 ＤＢＬｎ ダミービットバー線 ＰＲＮ プリチャージイネーブル線 ＰＲＥ プリチャージ線 ＬＥ ラッチイネーブル線 ＷＥ ワードイネーブル線 ＷＬ ワード線 ＥＱＮ イコライズイネーブル線 ＥＱ イコライズ線 ＳＥ センスイネーブル線 ＳＯ センスアンプ出力線 ＤＳＡ ダミーセンスアンプ線 ＷＲＮ ライトイネーブル線 ＷＲＥ ライト制御線 ＷＲ カラムセレクト線
Claims (1)
- 【請求項１】複数のワード行と複数のビット列、及びそ
れらにつながるメモリセルを有するメモリセル回路を備
え、クロック信号に同期して動作する半導体記憶装置で
あって、 前記メモリセル回路の各ワード行のメモリセルに対応し
て設けられたダミーセルを有するダミーセル回路と、前
記クロック信号に同期して内部回路を動作状態とし、前
記ダミーセル回路の出力の変化を検出して内部回路を非
動作状態とする内部制御回路とを有することを特徴とす
る半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8173335A JPH1021688A (ja) | 1996-07-03 | 1996-07-03 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8173335A JPH1021688A (ja) | 1996-07-03 | 1996-07-03 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1021688A true JPH1021688A (ja) | 1998-01-23 |
Family
ID=15958531
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8173335A Pending JPH1021688A (ja) | 1996-07-03 | 1996-07-03 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1021688A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002056680A (ja) * | 2000-08-08 | 2002-02-22 | Mitsubishi Electric Corp | 半導体集積回路 |
| JP2002367377A (ja) * | 2001-06-12 | 2002-12-20 | Fujitsu Ltd | スタティックｒａｍ |
| JP2007193943A (ja) * | 2000-06-07 | 2007-08-02 | Renesas Technology Corp | スタティック・ランダム・アクセス・メモリ |
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| JP2010529582A (ja) * | 2007-05-31 | 2010-08-26 | クゥアルコム・インコーポレイテッド | 高性能メモリデバイスのためのクロックおよび制御信号生成 |
| JP2015204128A (ja) * | 2014-04-10 | 2015-11-16 | インフィネオン テクノロジーズ アーゲーＩｎｆｉｎｅｏｎ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ａｇ | メモリ・タイミング回路 |
| CN105702282A (zh) * | 2016-01-15 | 2016-06-22 | 上海华虹宏力半导体制造有限公司 | Sram编译器的内部时钟电路 |
| CN110277111A (zh) * | 2018-03-16 | 2019-09-24 | 爱思开海力士有限公司 | 感测放大器和使用感测放大器的半导体存储装置 |
-
1996
- 1996-07-03 JP JP8173335A patent/JPH1021688A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US9489994B2 (en) | 2014-04-10 | 2016-11-08 | Infineon Technologies Ag | Memory timing circuit |
| CN105702282A (zh) * | 2016-01-15 | 2016-06-22 | 上海华虹宏力半导体制造有限公司 | Sram编译器的内部时钟电路 |
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