CN105702282A - Sram编译器的内部时钟电路 - Google Patents

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Abstract

本发明公开了一种SRAM编译器的内部时钟电路，内部时钟产生器在外部时钟信号的控制下形成内部时钟输入信号的上升沿；内部时钟输入信号通过选定的预置延时电路后输入到位线控制器，位线控制器输出字线信号到字线上；SRAM编译器根据存储阵列大小选择不同的预置延时电路。字线信号的上升沿产生后位线开始进行放电，位线放电结束后位线控制器形成于复位脉冲信号并输入到内部时钟产生器形成内部时钟输入信号的下降沿。本发明能优化小容量SRAM的GTP时序、提高小容量SRAM的读写速度和对不同PVT条件的自适应能力、降低小容量SRAM的功耗浪费，同时能保证大容量SRAM维持足够的读写余量。

Description

SRAM编译器的内部时钟电路
技术领域
本发明涉及一种半导体集成电路，特别是涉及一种SRAM编译器的内部时钟电路。
背景技术
现有SRAM编译器(Compiler)的内部时钟(GTP)电路中，内部时钟的宽度和内部时钟驱动器相关，如图1所示，是现有SRAM编译器的内部时钟电路产生的内部时钟曲线，其中：
信号GTPIN是由内部时钟产生器(GTPgenerator)产生，为一脉冲信号。
信号GTP是由信号GTPIN输入到内部时钟驱动器(GTPdrive)后输出形成，GTP的脉冲宽度和GTPIN的相同。信号GTP输入到SRAM内部需要使用到信号GTP的网络中，通过内部时钟驱动器将所需GTP脉冲信号输出到内部GTP网络中。
信号MWL为SRAM的存储阵列的字线信号，现有方法中，信号MWL相对于信号GTPIN具有一定的延时即延时t1，延时t1的大小由内部时钟驱动器的延时和RC决定。
信号MBL为SRAM的存储阵列的位线信号，信号MBL在信号MWL切换为高电平后开始放电。
信号RST为信号MBL放电结束后形成的一个复位脉冲信号，信号RST的作用下，信号GTPIN产生下降沿。延时t2为信号MBL的放电时间，延时t3为信号RST产生后到信号GTPIN的下降沿形成之间的延时。信号GTPIN的上升沿由输入的时钟信号决定。
由图1可知，现有的时序控制电路产生的SRAM内部时钟(以下简称GTP)的宽度由3部分延时组成：
1.GTP驱动延时，即延时t1；
2.MBL放电延时；即延时t2；
3.GTP下降沿产生电路的延时，即延时t3。
现有方法中，延时t1由内部时钟驱动器以及内部时钟网络的RC决定，延时t3由GTP下降沿产生电路决定，延时t1和t3会保持不变。而延时t2由MBL的放电延时决定，当SRAM的容量不同时，MBL的放电延时也会不同，容量越大MBL的放电延时越大，反之亦然。
而同一个编译器需涵盖(cover)不同容量SRAM，而较小容量的GTP宽度构成会变得不合理，如图2：
SRAM容量变小时，MBL的放电延时会变小，也即延时t2会变小，而延时t1和t2则不会随着延时t2的变小而变小，这样，相对于大容量的SRAM，MBL放电延时占比会变小，即延时t2占整个GTP的脉冲宽度的比例会变小。当MBL放电延时占比过小时，会导致读写余量(margin)过大，读写速度不够快以及功耗浪费；同时对不同PVT条件的自适应能力也下降。注：其中，PVT为process、voltage和temperature的组合条件，即电路设计时需要满足的工艺、电压和温度条件，工艺条件主要是工艺角(processcorner)；MBL为referencebitline即参考位线，通过它可调节不同PVT条件下SRAM操作时序。
发明内容
本发明所要解决的技术问题是提供一种SRAM编译器的内部时钟电路，能优化小容量SRAM的GTP时序、提高小容量SRAM的读写速度以及降低小容量SRAM的功耗浪费以及提高小容量SRAM的对不同PVT条件的自适应能力，同时还能保证大容量SRAM维持足够的读写余量。
为解决上述技术问题，本发明提供的SRAM编译器的内部时钟电路包括：内部时钟产生器、内部时钟驱动器、预置延时电路和位线控制器。
所述内部时钟产生器用于产生脉冲式的内部时钟输入信号。
所述内部时钟驱动器的输入端连接所述内部时钟输入信号，输出端输出内部时钟信号。
所述内部时钟产生器的时钟输入端连接外部时钟信号并在所述外部时钟信号的控制下形成所述内部时钟输入信号的上升沿。
所述预置延时电路包括一个以上，所述内部时钟输入信号通过选定的所述预置延时电路后输入到所述位线控制器，所述位线控制器输出字线信号到SRAM的存储阵列的字线上；所述字线信号为所述内部时钟输入信号的延时信号，各所述预置延时电路的延时大小不同，所述字线信号相对于所述内部时钟输入信号的字线延时大小由所选定的所述预置延时电路确定，SRAM编译器根据所述SRAM的存储阵列的大小选择对应的所述预置延时电路，延时大的所述预置延时电路对应于大的所述存储阵列、延时小的所述预置延时电路对应于小的所述存储阵列。
所述字线信号的上升沿产生后所述SRAM的存储阵列的位线开始进行放电，所述位线放电结束后所述位线控制器形成于复位脉冲信号，所述复位脉冲信号输入到所述内部时钟产生器形成所述内部时钟输入信号的下降沿，所述内部时钟输入信号的脉冲宽度为所述字线延时、所述位线放电时间和所述内部时钟输入信号的下降沿相对于所述复位脉冲信号的延时的和。
进一步改进是，所述延时最小的所述预置延时电路直接由金属线形成；大于最小延时的所述预置延时电路由多级缓冲器连接形成，延时为各级所述缓冲器的延时的和。
进一步改进是，所述SRAM的存储阵列的大小为字线位数小于64位的小容量时选择由金属线形成的所述预置延时电路；所述SRAM的存储阵列的大小为字线位数大于等于64位的大容量时选择由多级缓冲器连接形成的所述预置延时电路。
本发明通过预置延时电路，同时使字线相对于内部时钟输入信号的延时设置为由选定的预置延时电路决定，而预置延时电路的选定是通过SRAM编译器根据SRAM存储阵列的大小进行选定的，这样使得字线相对于内部时钟输入信号的延时直接和SRAM存储阵列的大小相关、而和内部时钟驱动器无关，从而能够实现对大容量的SRAM选择大的字线相对于内部时钟输入信号的延时、对小容量的SRAM选择小的字线相对于内部时钟输入信号的延时，从而能优化小容量SRAM的GTP时序、提高小容量SRAM的读写速度以及降低小容量SRAM的功耗浪费以及提高小容量SRAM的对不同PVT条件的自适应能力，同时还能保证大容量SRAM维持足够的读写余量。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是现有SRAM编译器的内部时钟电路产生的内部时钟曲线；
图2是当SRAM容量变小时现有SRAM编译器的内部时钟电路产生的内部时钟曲线；
图3是本发明实施例SRAM编译器的内部时钟电路图；
图4是图3所示的本发明实施例SRAM编译器的内部时钟电路产生的内部时钟曲线。
具体实施方式
如图3所示，是本发明实施例SRAM编译器的内部时钟电路图；本发明实施例SRAM编译器的内部时钟电路包括：内部时钟产生器1、内部时钟驱动器6、预置延时电路和位线控制器4。
所述内部时钟产生器1用于产生脉冲式的内部时钟输入信号GTPIN。
所述内部时钟驱动器6的输入端连接所述内部时钟输入信号GTPIN，输出端输出内部时钟信号GTP。内部时钟信号GTP的脉冲宽度和内部时钟输入信号GTPIN的相同。通过所述内部时钟驱动器6将内部时钟信号GTP输出到SRAM内部需要使用到信号GTP的网络中(GTPNetwork)。
所述内部时钟产生器1的时钟输入端连接外部时钟信号CLK并在所述外部时钟信号CLK的控制下形成所述内部时钟输入信号GTPIN的上升沿。
所述预置延时电路包括一个以上待选，如图3中虚线框2所对应的结构中就包括了2个所述预置延时电路，最终SRAM编译器根据SRAM容量选择其中的一个。所述内部时钟输入信号GTPIN通过选定的所述预置延时电路后输入到所述位线控制器4，所述位线控制器4输出字线信号MWL到SRAM的存储阵列5的字线上；所述字线信号MWL为所述内部时钟输入信号GTPIN的延时信号，各所述预置延时电路的延时大小不同，所述字线信号MWL相对于所述内部时钟输入信号GTPIN的字线延时大小由所选定的所述预置延时电路确定，SRAM编译器根据所述SRAM的存储阵列5的大小选择对应的所述预置延时电路，延时大的所述预置延时电路对应于大的所述存储阵列5、延时小的所述预置延时电路对应于小的所述存储阵列5。
所述字线信号MWL的上升沿产生后所述SRAM的存储阵列5的位线开始进行放电，位线放电时位线信号MBL会从高电平下降到低电平；所述位线放电结束后所述位线控制器4形成于复位脉冲信号RST，较佳为，所述复位脉冲信号RST为一低电平脉冲。所述复位脉冲信号RST输入到所述内部时钟产生器1形成所述内部时钟输入信号GTPIN的下降沿，所述内部时钟输入信号GTPIN的脉冲宽度为所述字线延时、所述位线放电时间和所述内部时钟输入信号GTPIN的下降沿相对于所述复位脉冲信号RST的延时的和。
本发明实施例中，所述延时最小的预置延时电路直接由金属线3b形成；大于最小延时的所述预置延时电路由多级缓冲器3a组成，延时为各级所述缓冲器3a的延时的和。较佳选择为：所述SRAM的存储阵列5的大小为字线位数小于64位的小容量时选择由金属线3b形成的所述预置延时电路；所述SRAM的存储阵列5的大小为字线位数大于等于64位的大容量时选择由多级缓冲器3a连接形成的所述预置延时电路。
如图4所示，是图3所示的本发明实施例SRAM编译器的内部时钟电路产生的内部时钟曲线。
可以看出，
内部时钟输入信号GTPIN为一脉冲信号，包括三段延时：
1、延时t1，是由所选定的所述预置延时电路决定，而预置延时电路是根据SRAM的容量即存储阵列5的大小选定，较大的存储阵列5选择延时较长的预置延时电路，这样延时t1会较大；较小的存储阵列5选择延时较小的预置延时电路，这样延时t1会较小。所以本发明实施例的延时t1和内部时钟驱动器6不再相关，而是和存储阵列5的大小相关。
2、延时t2，是由位线放电决定即为位线信号MBL的放电延时，而位线信号MBL的放电延时和存储阵列5的大小相关，当存储阵列5的较大时，延时t2较大；当存储阵列5的较小时，延时t2较小。
3、延时t3，GTP下降沿产生电路的延时即所述内部时钟产生器1在接收到所述复位脉冲信号RST后用于产生内部时钟输入信号GTPIN的下降沿的延时。该延时t3的大小由所述内部时钟产生器1决定，和存储阵列5的大小无关。
由上可知，由于存储阵列5的大小变化时，延时t2会产生变化，本发明实施例中通过设置所述预置延时电路，能够使得延时t1也会随存储阵列5的大小变化。这样，当存储阵列5较大时，延时t2会增加，延时t1也会增加，这样能使得较大容量的SRAM能够维持足够的读写余量。而当存储阵列5较小时，延时t2会减小，延时t1也会减小，这样就能减少存储阵列5较小时的原本过多的读写余量，从而能优化小容量SRAM的GTP时序、提高小容量SRAM的读写速度以及降低小容量SRAM的功耗浪费以及提高小容量SRAM的对不同PVT条件的自适应能力。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (3)

1.一种SRAM编译器的内部时钟电路，其特征在于，包括：内部时钟产生器、内部时钟驱动器、预置延时电路和位线控制器；
所述内部时钟产生器用于产生脉冲式的内部时钟输入信号；
所述内部时钟驱动器的输入端连接所述内部时钟输入信号，输出端输出内部时钟信号；
所述内部时钟产生器的时钟输入端连接外部时钟信号并在所述外部时钟信号的控制下形成所述内部时钟输入信号的上升沿；
所述预置延时电路包括一个以上，所述内部时钟输入信号通过选定的所述预置延时电路后输入到所述位线控制器，所述位线控制器输出字线信号到SRAM的存储阵列的字线上；所述字线信号为所述内部时钟输入信号的延时信号，各所述预置延时电路的延时大小不同，所述字线信号相对于所述内部时钟输入信号的字线延时大小由所选定的所述预置延时电路确定，SRAM编译器根据所述SRAM的存储阵列的大小选择对应的所述预置延时电路，延时大的所述预置延时电路对应于大的所述存储阵列、延时小的所述预置延时电路对应于小的所述存储阵列；
所述字线信号的上升沿产生后所述SRAM的存储阵列的位线开始进行放电，所述位线放电结束后所述位线控制器形成于复位脉冲信号，所述复位脉冲信号输入到所述内部时钟产生器形成所述内部时钟输入信号的下降沿，所述内部时钟输入信号的脉冲宽度为所述字线延时、所述位线放电时间和所述内部时钟输入信号的下降沿相对于所述复位脉冲信号的延时的和。
2.如权利要求1所述的SRAM编译器的内部时钟电路，其特征在于：所述延时最小的所述预置延时电路直接由金属线形成；大于最小延时的所述预置延时电路由多级缓冲器连接形成，延时为各级所述缓冲器的延时的和。
3.如权利要求2所述的SRAM编译器的内部时钟电路，其特征在于：所述SRAM的存储阵列的大小为字线位数小于64位的小容量时选择由金属线形成的所述预置延时电路；所述SRAM的存储阵列的大小为字线位数大于等于64位的大容量时选择由多级缓冲器连接形成的所述预置延时电路。
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