CN113808632B - 存储器电路以及控制存储器阵列的唤醒操作的方法 - Google Patents

存储器电路以及控制存储器阵列的唤醒操作的方法 Download PDF

Info

Publication number
CN113808632B
CN113808632B CN202110920274.2A CN202110920274A CN113808632B CN 113808632 B CN113808632 B CN 113808632B CN 202110920274 A CN202110920274 A CN 202110920274A CN 113808632 B CN113808632 B CN 113808632B
Authority
CN
China
Prior art keywords
bit line
signal
line precharge
memory cell
memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202110920274.2A
Other languages
English (en)
Other versions
CN113808632A (zh
Inventor
桑吉夫·库马尔·甄恩
赛赫尔·普列特·辛格
阿图尔·卡多奇
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN113808632A publication Critical patent/CN113808632A/zh
Application granted granted Critical
Publication of CN113808632B publication Critical patent/CN113808632B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/418—Address circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/419—Read-write [R-W] circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/106—Data output latches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1087—Data input latches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/20—Memory cell initialisation circuits, e.g. when powering up or down, memory clear, latent image memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2227—Standby or low power modes
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Static Random-Access Memory (AREA)
  • Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)

Abstract

提供存储器电路以及控制存储器阵列的唤醒操作的方法。存储器电路可以包括具有多个存储器单元的存储器阵列、第一逻辑电路、第一开关电路、第一锁存器电路和第二开关电路。第一逻辑电路为多个存储器单元中的第一存储器单元生成第一位线预充电信号，响应于睡眠信号生成第一位线预充电信号。第一开关电路响应于第一位线预充电信号向第一存储器单元的一个或多个位线供电。第一锁存器电路接收睡眠信号和第一位线预充电信号并生成延迟的睡眠信号。第二逻辑电路为多个存储器单元中的第二存储器单元生成第二位线预充电信号，响应于延迟的睡眠信号元生成第二位线预充电信号。第二开关电路响应于第二位线预充电信号向第二存储器单元的一个或多个位线供电。

Description

存储器电路以及控制存储器阵列的唤醒操作的方法
技术领域
本专利文件中描述的技术通常涉及半导体存储器系统，并且更具体地涉及存储器电路以及控制存储器阵列的唤醒操作的方法。
背景技术
电源门通常用于关闭低电源SRAM中的外围器件和存储器阵列。当存储器退出睡眠模式(例如，关闭、深睡眠和轻睡眠)时，通常使用大电源门来提高存储器的内部电源电压。在典型设计中，为内部电源电压提供较短的唤醒时间会导致较大的浪涌电流。通常，在涌入电流(例如，唤醒峰值电流)和存储器唤醒时间之间进行设计折衷。
存储器系统的字线内部电源和位线预充电电路通常在轻睡眠模式期间关闭。存储器设计标准通常要求维持小于任务模式(R/W操作)峰值电流的唤醒峰值电流，尤其是在轻睡眠模式期间。一些已知的存储器系统在轻睡眠唤醒期间无法满足该标准，因为在存储器库中几乎同时对位线进行预充电。
顺序唤醒是一种用于减少存储器系统中唤醒峰值电流的技术。但是，在许多采用顺序唤醒技术的已知系统中，很难在所有存储器宏和PVT之间匹配位线预充电信号和睡眠信号延迟。结果，在存储器阵列的左侧和右侧几乎同时对位线进行了预充电。
发明内容
根据本发明实施例的一个方面，提供了一种存储器电路，包括：存储器阵列，包括多个存储器单元；第一逻辑电路，被配置为为多个存储器单元中的第一存储器单元生成第一位线预充电信号，第一逻辑电路被配置为响应于睡眠信号而生成第一位线预充电信号；第一开关电路，被配置为响应于第一位线预充电信号而向第一存储器单元的一个或多个位线供电；第一锁存器电路，接收睡眠信号和第一位线预充电信号并且生成延迟的睡眠信号；第二逻辑电路，被配置为为多个存储器单元中的第二存储器单元生成第二位线预充电信号，第二逻辑电路被配置为响应于延迟的睡眠信号而生成第二位线预充电信号；以及第二开关电路，被配置为响应于第二位线预充电信号向第二存储器单元的一个或多个位线供电。
根据本发明实施例的另一个方面，提供了一种控制包括多个存储器单元的存储器阵列的唤醒操作的方法，包括：接收指示唤醒操作开始的睡眠信号；在第一逻辑电路处，为多个存储器单元中的第一存储器单元生成第一位线预充电信号，第一位线预充电信号是响应于睡眠信号而生成的；响应于第一位线预充电信号，对第一存储器单元的一个或多个位线进行预充电；响应于睡眠信号和第一位线预充电信号，在第一锁存器电路处生成延迟的睡眠信号；第二逻辑电路生成用于多个存储器单元中的第二存储器单元的第二位线预充电信号，第二位线预充电信号是响应于延迟的睡眠信号而生成的；以及响应于第二位线预充电信号，对第二存储器单元的一个或多个位线进行预充电。
根据本发明实施例的又一个方面，提供了一种存储器电路，包括：存储器阵列，包括多个存储器单元；第一逻辑电路，被配置为为多个存储器单元中的第一存储器单元生成第一位线预充电信号，第一逻辑电路被配置为响应于睡眠信号而生成第一位线预充电信号；第一开关电路，被配置为响应于第一位线预充电信号而向第一存储器单元的一个或多个位线供电；第一锁存器电路，包括锁存器和位线延迟跟踪元件，锁存器被配置为响应于睡眠信号和第一位线预充电信号而生成延迟的睡眠信号，位线延迟跟踪元件被配置为以与第一存储器单元的一个或多个位线的RC延迟相对应的时间延迟来延迟锁存器的操作；第二逻辑电路，被配置为为多个存储器单元中的第二存储器单元生成第二位线预充电信号，第二逻辑电路被配置为响应于延迟的睡眠信号而生成第二位线预充电信号；以及第二开关电路，被配置为响应于第二位线预充电信号向第二存储器单元的一个或多个位线供电。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。
图1是用于半导体存储器(例如，SRAM)的示例电源管理电路的图。
图2是示出图1的电源管理电路的示例操作的时序图。
图3A-图3C描绘了SR锁存器的示例，其可以例如用作图1中的一个或多个锁存器电路。
图4是用于半导体存储器(例如，SRAM)的另一示例电源管理电路的图。
图5是用于半导体存储器(例如，SRAM)的电源管理电路的第三示例。
图6是示出图5的电源管理电路的示例操作的时序图。
图7是用于半导体存储器(例如，SRAM)的电源管理电路的第四示例的图。
图8描绘了具有位线延迟跟踪元件的SR锁存器800的示例。
图9描绘了具有位线延迟跟踪元件的SR锁存器的另一示例。
图10是用于控制存储器阵列的唤醒操作的示例方法的流程图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然，这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示讨论的各个实施例和/或配置之间的关系。
本文描述了用于存储器系统中的电源管理的系统和方法。在实施例中，将锁存器电路(例如，SR锁存器)添加到半导体存储器系统(例如，SRAM)以跟踪位线预充电信号，以便在退出电源管理模式(例如，关闭、深睡眠和轻睡眠)时减小峰值电流。以此方式，可实现存储器库内的顺序位线预充电操作，因此，与现有SRAM架构相比，可减小唤醒峰值电流。
图1是用于半导体存储器(例如，SRAM)的示例电源管理电路100的图。示例电源管理电路100包括存储器阵列102，存储器阵列102具有由本地输入/输出(I/O)系统104和全局I/O系统106控制的多个存储器单元。全局I/O系统106包括生成睡眠信号(SLP)的逻辑电路108、以及生成时钟信号(ICLK)和地址信号(TOP，BOT)的时钟生成器和地址解码器110，以选择存储器阵列102中的存储器单元用于读取或写入操作。具体地，在所示的实施例中，全局I/O系统106包括或(OR)门108，或门108生成根据电源管理信号变化的睡眠信号(SLP)，电源管理信号包括关闭模式(SD)信号109、深睡眠模式(DSLP)信号111和轻睡眠模式(LSLP)信号113。这三种模式(SD、DSLP和LSLP)控制存储器系统的电源管理。例如，在轻睡眠模式下，可以关断位线预充电电路和字线驱动器，在深睡眠模式下，可以关断存储器逻辑，而在关闭模式下，可以关断整个存储器电路。在所示的实施例中，时钟发生器和地址解码器110根据全局时钟信号115(CLK)和芯片使能信号117(CEB)来生成时钟信号(ICLK)，并生成根据地址字119(ADR[N：0])和芯片使能信号117(CEB)变化的地址信号(TOP，BOT)。
本地I/O系统104包括用于存储器阵列102中的每个存储器单元的逻辑电路，其生成位线预充电(BPCHB)信号和地址(TOP，BOT)信号，位线预充电(BPCHB)信号用于根据睡眠信号(SLP)和时钟(ICLK)变化控制对各个存储器单元的位线的供电。本地I/O系统104还包括多个SR锁存器，其锁存睡眠信号(SLP)并分别由位线预充电(BPCHB)信号控制，从而睡眠信号(SLP)的转变指示存储器唤醒操作(例如，从关闭、深睡眠或轻睡眠中退出)使存储器阵列102中的多个存储器单元以顺序方式接收电源。
在所示的实施例中，存储器阵列102包括第一(左下)存储器单元112、第二(右下)存储器单元114、第三(左上)存储器单元116和第四(右上)存储器单元118。在示出的实施例中，来自全局I/O系统106的睡眠信号(SLP)在本地I/O系统104中作为睡眠信号119(SLP_BOT_LEFT)接收。
睡眠信号119(SLP_BOT_LEFT)连同时钟(ICLK)和地址(TOP，BOT)信号一起被输入到左下存储器单元112的逻辑电路120、122。更具体地，用于左下存储器单元112的逻辑电路包括第一逻辑(AND(与))门120，其具有接收地址(TOP，BOT)信号的输入，以及第二逻辑(OR(或))门122，其具有接收第一逻辑门120的输出和睡眠信号119(SLP_BOT_LEFT)的输入。第二逻辑(或)门122的输出为左下存储器单元112中的开关电路提供位线预充电信号123(BPCHB_BOT_LEFT)。具体地，在一对PMOS晶体管126、128的栅极端子处接收到位线预充电信号123(BPCHB_BOT_LEFT)，其包括耦合到电源电压的源极端子和分别耦合到左下存储器单元112的位线121(BL_BOT_LEFT)和位线125(BLB_BOT_LEFT)输入的漏极端子。
响应于指示存储器唤醒操作的睡眠信号119(SLP_BOT_LEFT)的转变，用于左下存储器单元112的逻辑电路120、122在位线预充电信号123(BPCHB_BOT_LEFT)上生成逻辑状态，其使得提供电力以对存储器单元的位线121、125(BL_BOT_LEFT和BLB_BOT_LEFT)进行预充电。更具体地，PMOS晶体管126、128由位线预充电信号123(BPCHB_BOT_LEFT)控制，以向存储器单元112的位线121、125(BL_BOT_LEFT和BLB_BOT_LEFT)供电，以便随着存储器阵列102响应于存储器唤醒操作(例如，从关闭、深睡眠或轻睡眠中退出)被上电而启动位线电压。该操作的示例在图2所示的时序图200中示出。
参考图2，唤醒操作由全局I/O系统106接收的睡眠信号113(LSLP)中的逻辑高到逻辑低转变201启动。睡眠信号113(LSLP)的逻辑状态转变导致由本地I/O系统104接收的睡眠信号119(SLP_BOT_LEFT)中的相应逻辑状态203。如以上参考图1所详细描述的，睡眠信号119(SLP_BOT_LEFT)中的逻辑状态转变203导致左下存储器单元112的逻辑电路120、122到位线预充电信号123(BPCHB_BOT_LEFT)的逻辑状态转变205，其导致供电以向存储器单元的位线121、125(BL_BOT_LEFT和BLB_BOT_LEFT)进行预充电。存储器单元的位线121、125(BL_BOT_LEFT和BLB_BOT_LEFT)的预充电可以在图2的时序图200中通过响应于位线预充电信号123(BPCHB_BOT_LEFT)的逻辑状态转变205而发生的电压转变207看到。
再次参考图1，还接收睡眠信号119(SLP_BOT_LEFT)和位线预充电信号123(BPCHB_BOT_LEFT)作为第一锁存器电路124的输入。第一锁存器电路124响应于睡眠信号119(SLP_BOT_LEFT)和位线预充电信号123(BPCHB_BOT_LEFT)而生成第一延迟的睡眠信号129(SLP_BOT_RIGHT)，以使得第一延迟的睡眠信号129(SLP_BOT_RIGHT)的逻辑状态不会转变(指示唤醒操作)，直到左下存储器单元112的位线121、125(BL_BOT_LEFT和BLB_BOT_LEFT)启动之后。
如图2的时序图200所示，仅在位线预充电信号123(BPCHB_BOT_LEFT)从逻辑高转变为逻辑之低后，第一延迟的睡眠信号129(SLP_BOT_RIGHT)才开始逻辑状态转变209。这导致在左下存储器单元112的位线121、125(BL_BOT_LEFT和BLB_BOT_LEFT)的预充电与右下存储器单元114的唤醒操作的启动之间的时间延迟210。
再次参考图1，提供第一延迟的睡眠信号129(SLP_BOT_RIGHT)作为睡眠信号输入到右下存储器单元114的逻辑电路130、132，并且还作为输入到锁存器电路134。右下存储器单元114的逻辑电路包括具有接收地址(TOP、BOT)信号的输入的第一逻辑(AND)门130，以及具有接收第一逻辑门130的输出和第一延迟的睡眠信号129(SLP_BOT_RIGHT)信号的输入的第二逻辑(OR)门132。第二逻辑(OR)门132的输出提供用于右下存储器单元114中的开关电路的位线预充电信号131(BPCHB_BOT_RIGHT)。具体地，位线预充电信号131(BPCHB_BOT_RIGHT)在一对PMOS晶体管136、138的栅极端子处被接收，一对PMOS晶体管136、138包括耦合到电源电压的源极端子和分别耦合到位线133(BL_BOT_RIGHT)和右下存储器单元114的存储器单元的反相位线135(BLB_BOT_RIGHT)输入的漏极端子。
响应于指示存储器唤醒操作的第一延迟的睡眠信号129(SLP_BOT_RIGHT)的转变，右下存储器单元114的逻辑电路130、132在位线预充电信号131(BPCHB_BOT_RIGHT)上生成逻辑状态，其导致PMOS晶体管136、138供电以对存储器单元的位线133、135(BL_BOT_RIGHT和BLB_BOT_RIGHT)进行预充电。如图2的时序图所示，第一延迟的睡眠信号129(SLP_BOT_RIGHT)中的逻辑状态转变209导致右下存储器单元114的逻辑电路130、132到位线预充电信号131(BPCHB_BOT_RIGHT)的逻辑状态的转变211，其导致供电以对存储器单元的位线133、135(BL_BOT_RIGHT和BLB_BOT_RIGHT)进行预充电。存储器单元的位线133、135(BL_BOT_RIGHT和BLB_BOT_RIGHT)的预充电可以在图2的时序图200中通过响应于位线预充电信号131(BPCHB_BOT_RIGHT)的逻辑状态转变211而发生的电压转变213。
再次参考图1，还接收第一延迟的睡眠信号129(SLP_BOT_RIGHT)和位线预充电信号131(BPCHB_BOT_RIGHT)作为第二锁存器电路134的输入，其生成第二延迟的睡眠信号139(SLP_TOP_LEFT)。通过第二锁存器电路134第二延迟的睡眠信号139(SLP_TOP_LEFT)的生成被延迟，以使得第二延迟的睡眠信号139(SLP_TOP_LEFT)的逻辑状态不转变(指示唤醒操作)直到右下存储器单元114的位线133、135(BL_BOT_RIGHT和BLB_BOT_RIGHT)被启动之后。
如图2的时序图200所示，仅在位线预充电信号131(BPCHB_BOT_RIGHT)已从逻辑高到逻辑低转变之后，第二延迟的睡眠信号139(SLP_TOP_LEFT)才开始高到低逻辑状态的转变215。这导致在右下存储器单元114的位线133、135(BL_BOT_RIGHT和BLB_BOT_RIGHT)的预充电与左上存储器单元116的唤醒操作的启动之间的时间延迟216。
再次参考图1，提供第二延迟的睡眠信号139(SLP_TOP_LEFT)作为输入到左上存储器单元116的逻辑电路140、142的睡眠信号，以及还作为第三锁存器电路144的输入。左上存储器单元116的逻辑电路包括具有接收地址(TOP，BOT)信号的输入的第一逻辑(AND)门140，以及具有接收第一逻辑门140的输出和第二延迟的睡眠信号139(SLP_TOP_LEFT)的输入的第二逻辑(OR)门142。第二逻辑(OR)门142的输出为左上存储器单元116中的开关电路提供位线预充电信号141(BPCHB_TOP_LEFT)。具体地说，位线预充电信号141(BPCHB_TOP_LEFT)在一对PMOS晶体管146、148的栅极端子处被接收，一对PMOS晶体管146、148包括耦合至电源电压的源极端子，以及分别耦合至左上存储器单元116的位线143(BL_TOP_LEFT)和反相位线145(BLB_TOP_LEFT)输入的漏极端子。
响应于指示存储器唤醒操作的第二延迟的睡眠信号139(SLP_TOP_LEFT)的转变，左上存储器单元116的逻辑电路140、142在位线充电信号141(BPCHB_TOP_LEFT)上生成逻辑状态，其导致PMOS晶体管146、148供电以对存储器单元的位线143、145(BL_TOP_LEFT和BLB_TOP_LEFT)进行预充电。如图2的时序图所示，第二延迟的睡眠信号139(SLP_TOP_LEFT)中的逻辑状态转变215导致左上存储器单元116的逻辑电路140、142到位线预充电信号141(BPCHB_TOP_LEFT)的逻辑状态的转变217，其导致供电以向存储器单元的位线143、145(BL_TOP_LEFT和BLB_TOP_LEFT)进行预充电。存储器单元的位线143、145(BL_TOP_LEFT和BLB_TOP_LEFT)的预充电可以通过响应于位线预充电信号141(BPCHB_TOP_LEFT)的逻辑状态转变217而发生的电压转变219在图2的时序图200中看到。
再次参考图1，第二延迟的睡眠信号139(SLP_TOP_LEFT)和位线预充电信号141(BPCHB_TOP_LEFT)也作为第三锁存器电路144的输入被接收，第三锁存器电路144生成第三延迟的睡眠信号149(SLP_TOP_RIGHT)。由第三锁存器电路144生成的第三延迟的睡眠信号149(SLP_TOP_RIGHT)被延迟，以使得第三延迟的睡眠信号149(SLP_TOP_RIGHT)的逻辑状态不转变(指示唤醒操作)，直到左上存储器单元116的位线143、145(BL_TOP_LEFT和BLB_TOP_LEFT)已被启动。
如图2的时序图200所示，仅在位线预充电信号141(BPCHB_TOP_LEFT)从逻辑高到逻辑低转变之后，第三延迟的睡眠信号149(SLP_TOP_RIGHT)才开始从高到低逻辑状态转变221。这导致在左上存储器单元116的位线143、145(BL_TOP_LEFT和BLB_TOP_LEFT)的预充电与对右上存储器单元118的唤醒操作的启动之间的时间延迟222。
再次参考图1，提供第三延迟的睡眠信号149(SLP_TOP_RIGHT)作为输入到右上存储器单元118的逻辑电路150、152的睡眠信号。右上存储器单元118的逻辑电路包括具有接收地址(TOP，BOT)信号的输入的第一逻辑(AND)门150，以及具有接收第一逻辑门150的输出和第三延迟的睡眠信号149(SLP_TOP_RIGHT)的输入的第二逻辑(OR)门152。第二逻辑(或)门152的输出为右上存储器单元118中的开关电路提供位线预充电信号151(BPCHB_TOP_RIGHT)。具体地说，在一对PMOS晶体管156、158的栅极端子处接收位线预充电信号151(BPCHB_TOP_RIGHT)，一对PMOS晶体管156、158包括耦合到电源电压的源极端子和分别耦合到右上存储器单元118的位线153(BL_TOP_RIGHT)和反相位线155(BLB_TOP_RIGHT)输入的漏极端子。
响应于指示存储器唤醒操作的第三延迟的睡眠信号149(SLP_TOP_RIGHT)的转变，右上存储器单元118的逻辑电路150、152在位线预充电信号151(BPCHB_TOP_RIGHT)上生成逻辑状态，其导致PMOS晶体管156、158供电以对存储器单元的位线153、155(BL_TOP_RIGHT和BLB_TOP_RIGHT)进行预充电。如图2的时序图所示，第三延迟的睡眠信号149(SLP_TOP_RIGHT)中的逻辑状态转变221导致右上存储器单元118的逻辑电路150、152到位线预充电信号151(BPCHB_TOP_RIGHT)的逻辑状态的转变223，其导致供电以对位线153、155(BL_TOP_RIGHT和BLB_TOP_RIGHT)进行预充电。存储器单元的位线153、155(BL_TOP_RIGHT和BLB_TOP_RIGHT)的预充电可以在图2的时序图200中通过响应于位线预充电信号151(BPCHB_TOP_RIGHT)的逻辑状态转变223而发生的电压转变225看到。
以这种方式，示例实施例100中的四个存储器单元112、114、116、118的位线以顺序方式被预充电，如图2中所示的示例时序图200所示。如图2进一步所示，顺序的唤醒操作导致在四个单独的间隔期间发生所生成的唤醒电流消耗230，与在多个存储器单元上同时执行唤醒操作的系统相比，峰值唤醒电流减小。
图3A-图3C描绘了SR锁存器300的示例，其可以例如用作图1中的锁存器电路124、134、144中的一个或多个。如图3A所示，示例SR锁存器300包括：一对逻辑(NOR(或非))门302、304和一对反相器306、308。逻辑(NOR)门302、304以反馈配置连接，其中为第一逻辑(NOR)门302的输出耦合到第二逻辑(NOR)门304的输入，并且第二逻辑(NOR)门304的输出耦合为到第一逻辑(NOR)门302的输入。第一反相器306耦合到第一逻辑(NOR)门302的第二输入，并且第二反相器308耦合到第二逻辑(NOR)门304的输出。位线预充电信号(例如，BLPCHB_BOT_LEFT)耦合为输入到第一反相器306，并且第一睡眠信号(例如，SLP_BOT_LEFT)耦合为到第二逻辑(NOR)门304的第二输入。第二反相器308的输出提供延迟的睡眠信号(例如SLP_BOT_RIGHT)。
图3B示出了示例SR锁存器300的逻辑状态表310。如表310的第一行312所示，当第一睡眠信号(例如，SLP_BOT_LEFT)和位线预充电信号(例如，BLPCHB_BOT_LEFT)都处于逻辑低状态时，延迟的睡眠信号(例如，SLP_BOT_RIGHT)也将处于逻辑低状态，指示存储器单元的待机模式。如以上参考图2所详细描述的，当第一睡眠信号(例如，SLP_BOT_LEFT)和位线预充电信号(例如，BLPCHB_BOT_LEFT)都处于逻辑低状态时(指示待机模式)，存储器单元的位线电压将进行预充电。
如逻辑状态表310的第二行314所示，当第一睡眠信号(例如，SLP_BOT_LEFT)处于逻辑低状态并且位线预充电信号(例如，BLPCHB_BOT_LEFT)处于逻辑高状态时，延迟的睡眠信号(例如，SLP_BOT_RIGHT)将处于逻辑低状态，而存储器单元将处于读取/写入(RD/WR)模式。
如逻辑表310的第三行316所示，当第一睡眠信号(例如，SLP_BOT_LEFT)处于逻辑高状态并且位线预充电信号(例如，BLPCHB_BOT_LEFT)处于逻辑低状态是不可能的。该状态是不可能的，因为第一睡眠信号(例如，SLP_BOT_LEFT)上的逻辑高状态也将导致位线预充电信号(例如，BLPCHB_BOT_LEFT)上的逻辑高状态。
如逻辑表310的第四行318所示，当第一睡眠信号(例如，SLP_BOT_LEFT)和位线预充电信号(例如，BLPCHB_BOT_LEFT)都处于逻辑高状态时，延迟的睡眠信号(例如，SLP_BOT_RIGHT)也将处于逻辑高状态，指示存储器单元的睡眠模式。
图3C中示出了示例SR锁存器300的时序图320。时序图320示出了在图1所示的存储器系统中用作第一SR锁存器124的SR锁存器300的示例操作。在所示示例的时间段330处，存储器断言操作被启动以进入电源管理模式(SD或DSLP或LSLP)。如所示出的，如果任何电源管理信号(SD，DSLP或LSLP)从逻辑低状态转变为逻辑高状态，则根据哪个电源管理信号为逻辑高来断言电源管理模式。例如，LSLP信号上的逻辑高状态可以启动轻睡眠模式。如时序图320所示，电源管理信号(SD，DSLP或LSLP)上的逻辑高状态导致睡眠信号119(SLP_BOT_LEFT)也从逻辑低转变为逻辑高。作为睡眠信号119(SLP_BOT_LEFT)上的逻辑高状态的结果，位线预充电信号123(BPCHB_BOT_LEFT)从逻辑低状态转变为逻辑高状态，如参考标号332处的时序图所示。位线预充电信号123(BPCHB_BOT_LEFT)上的逻辑高状态禁用位线预充电电路，如上面参考图1所述，位线121、125({BL/BLB}_BOT_LEFT)放电，如时序图中的参考标记334处所示。另外，如以上参考图1所述，睡眠信号119(SLP_BOT_LEFT)与位线预充电信号123(BPCHB_BOT_LEFT)一起输入到锁存器电路124，并且因此在这些信号119、123两者上的逻辑高状态导致延迟的睡眠信号129(SLP_BOT_RIGHT)迅速转变为逻辑高电平，如参考标记336处的时序图所示，这将导致下一个(BT_RIGHT)存储器单元中的位线也开始放电。以此方式，在断言期间，锁存器电路124允许睡眠信号在存储器单元之间快速传播，而不通过位线预充电信号被延迟。
在所示示例中的时间段350处，由图1中的全局I\O系统106接收到的SD 109，DSLP111和LSLP 113信号中的一个或多个的逻辑高至逻辑低状态改变而启动存储器唤醒操作。作为响应，睡眠信号119(SLP_BOT_LEFT)从逻辑高转变为逻辑低，从而启动存储器单元112中的唤醒操作。睡眠信号119(SLP_BOT_LEFT)中的状态改变导致位线预充电信号123(BPCHB_BOT_LEFT)的从高到逻辑低状态变化，从而导致存储器单元位线121、125({BL/BLB}_BOT_LEFT)中的电压增加(即，预充电)，如上面参考图1所述。当睡眠信号119(SLP_BOT_LEFT)和位线预充电信号123(BPCHB_BOT_LEFT)都已转变为逻辑低状态时，SR锁存器300将导致延迟的睡眠信号129(SLP_BOT_RIGHT)转变到逻辑低状态，如上面参考图3A和图3B所述。SR锁存器300的操作因此导致在当前存储器单元中的位单元预充电的启动与阵列的下一个存储器单元中的存储器唤醒操作的启动之间的延迟355。
图4是用于半导体存储器(例如，SRAM)的另一示例电源管理电路400的图。图4所示的示例400与图1所示的示例电源管理电路100相同，除了图4所示的示例400仅利用一个锁存器电路124并且用延迟电路410和412代替随后的锁存器电路。延迟电路410和412可以是例如缓冲器，每个缓冲器包括一系列偶数个反相器。由每个延迟电路410和412引起的信号延迟的长度可以例如由缓冲电路中包括的反相器的数量来确定。
当由全局I/O系统106接收的SD 109、DSLP 111和LSLP 113信号中的一个或多个发起存储唤醒操作时，左下存储器单元112的位线121、125(BL_BOT_LEFT和BLB_BOT_LEFT)被预充电，并且锁存器电路124以与以上参照图1所示的实施例相同的方式生成第一延迟的睡眠信号129。第一延迟的睡眠信号129还使位线133、135(BL_BOT_RIGHT和BLB_BOT_RIGHT)被预充电，如以上参照图1所述。然而，在该实施例400中，随后的延迟的睡眠信号420和430(SLP_TOP_LEFT和SLP_TOP_RIGHT)分别由延迟电路410和412生成。以这种方式，从右下存储器单元114唤醒操作的启动以时间量(D1)延迟左上存储器单元116的存储器唤醒操作，从左上存储器单元116唤醒操作的启动以时间量(D2)延迟右上存储器单元118的存储器唤醒操作延。时间延迟的长度(D1和D2)可以由相应的延迟电路410和412的尺寸(例如，通过选择反相器的数量)来确定，并且可以被配置为使得四个存储器单元112、114、116、118的位线是预先设置的，类似于图1的实施例的顺序位线预充电。
图5是用于半导体存储器(例如，SRAM)的电源管理电路500的第三示例。图5所示的示例500与图1所示的示例电源管理电路100相同，除了在图5所示的示例500中，锁存器电路124、134和144还分别包括位线延迟跟踪元件510、512和514之外。位线延迟跟踪元件510、512和514可以是例如延迟电路，其被配置为模仿由各个存储元件112、114和116的位线引起的RC延迟。位线延迟跟踪元件510、512、514例如可以通过向半导体布局添加额外的迹线来实现，其中，选择额外的迹线的长度以导致模仿由位线寄生(RC乘积)延迟引起的RC延迟的延迟量。
图6是示出图5的电源管理电路500的示例操作的时序图600。图6所示的示例电源管理操作600类似于图2所示的电源管理操作，除了在该示例600中，延迟的睡眠信号129、139和149的逻辑高到逻辑低的转变由位线延迟跟踪元件510、512、514定时以在位线充电完成时被触发，如参考数字610、620和630处的时序图所示。
图7是用于半导体存储器(例如，SRAM)的电源管理电路700的第四示例的图。图7所示的示例700与图5所示的示例电源管理电路500相同，除了图7所示的示例700仅利用一个锁存器电路124和对应的位线延迟跟踪元件510并代替了随后的锁存器电路，利用延迟电路710和712代替位线延迟跟踪元件。延迟电路710和712例如可以是缓冲器，每个缓冲器包括一系列偶数个反相器。由每个延迟电路710和712引起的信号延迟的长度可以例如由缓冲电路中包括的反相器的数量来确定。
当通过由全局I/O系统接收到的SD 109、DSLP 111和LSLP 113信号中的一个或多个启动存储器唤醒操作时，左下存储器单元112的位线121、125(BL_BOT_LEFT和BLB_BOT_LEFT)被预充电，并且位线延迟跟踪元件510和锁存器电路124以与以上参考图5和图6所述的实施例相同的方式生成第一延迟的睡眠信号129。第一延迟的睡眠信号129还使位线133、135(BL_BOT_RIGHT和BLB_BOT_RIGHT)以与以上参考图5和图6所述相同的方式被预充电。然而，在该实施例700中，随后的延迟的睡眠信号720和730(SLP_TOP_LEFT和SLP_TOP_RIGHT)分别由延迟电路710和712生成。以这种方式，从右下存储器单元114的存储唤醒操作的启动以时间量(D1)延迟左上存储器单元116的存储器唤醒操作的启动，而从左上存储器单元116的存储器唤醒操作的启动以时间量(D2)延迟右上角存储器单元118的存储器唤醒操作的启动。时间延迟的长度(D1和D2)可以由各个延迟电路710和712的尺寸(例如，通过选择反相器的数量)来确定，并且可以被配置为使得四个存储器单元112、114、116、118的位线以顺序方式被预充电，类似于(或相同于)图5的实施例的顺序位线预充电。
图8描绘了具有位线延迟跟踪元件810的SR锁存器800的示例，该位线延迟跟踪元件810可以例如被用于锁存器电路124、134、144和图5的相应的位线延迟跟踪元件510、512和514中的一个或多个。如图8所示，示例SR锁存器800包括一对逻辑(NOR)门802、804，一对反相器806、808。逻辑(NOR)门802、804以反馈配置连接，其中第一逻辑(NOR)门802的输出耦合到第二逻辑(NOR)门804的输入，第二逻辑(NOR)门804的输出耦合为输入到第一逻辑(NOR)门802。第一反相器806经由位线延迟跟踪元件810耦合到第一逻辑门802的第二输入。第二反相器808耦合到第二逻辑(NOR)门304的输出。位线预充电信号(例如，BLPCHB_BOT_LEFT)被耦合为第一反相器806的输入，以及第一睡眠信号(例如，SL P_BOT_LEFT)耦合为第二逻辑(NOR)门804的第二输入。第二反相器808的输出提供延迟的睡眠信号(例如，SLP_BOT_RIGHT)。在操作中，逻辑(NOR)门802、804和反相器806、808提供锁存器电路，该锁存器电路根据位线预充电信号(例如，BLPCHB_BOT_LEFT)来锁存睡眠信号(例如，SLP_BOT_LEFT)。例如通过将额外的迹线添加到半导体布局，位线延迟跟踪元件810将位线延迟(DBL)提供给位线预充电信号(例如，BLPCHB_BOT_LEFT)，其中选择额外的迹线的长度以导致模拟由位线寄生(RC乘积)延迟引起的RC延迟的延迟量。
图9描绘了具有位线延迟跟踪元件910的SR锁存器900的另一示例，其可以例如被用于锁存器电路124、134、144和对应的位线延迟跟踪元件510、512和514中的一个或多个。除了在第一反相器912之前包括图9所示示例中的位线延迟跟踪元件910之外，该示例900与图8所示的示例800相同。
图10是用于控制包括多个存储器单元的存储器阵列的唤醒操作的示例方法1000的流程图。方法1000可以例如由图1、图4、图5和图7所示的示例存储器电路100、400、500、700中的一个来执行。在1010处，接收到睡眠信号，该睡眠信号指示存储器唤醒操作的启动。睡眠信号可以例如由图1、图4、图5和图7所示的逻辑电路120、122和锁存器电路124接收。在1020处，响应于睡眠信号，生成用于多个存储器单元中的第一存储器单元的第一位线预充电信号。第一位线预充电信号可以例如由图1、图4、图5和图7中所示的逻辑电路120、122生成。在1030处，响应于第一位线预充电信号第一存储器单元中的一个或多个位线(例如，图1、图4、图5和图7中所示的位线121和125)被预充电。在1040处，响应于睡眠信号和第一位线预充电信号，生成延迟的睡眠信号。可以例如通过图1或图4所示的延迟电路124或者通过具有图5或图7中所示的位线延迟跟踪元件510的延迟电路124，来生成延迟的睡眠信号。在图1或图4中，可以在图1、图4、图5或图7。在1050处，响应于延迟的睡眠信号，为多个存储器单元中的第二存储器单元生成第二位线预充电信号。可以例如通过图1、图4、图5或图7中所示的逻辑电路130、132生成第二位线预充电信号。在1060处，响应于第二位线预充电信号，第二存储器单元的一个或多个位线(诸如图1、图4、图5或图7中所示的位线133和135)被预充电。
在一个示例中，存储器电路包括：存储器阵列，包括多个存储器单元；第一逻辑电路，被配置为为多个存储器单元中的第一存储器单元生成第一位线预充电信号，第一逻辑电路被配置为响应于睡眠信号而生成第一位线预充电信号；第一开关电路，被配置为响应于第一位线预充电信号而向第一存储器单元的一个或多个位线供电；第一锁存器电路，接收睡眠信号和第一位线预充电信号并且生成延迟的睡眠信号；第二逻辑电路，被配置为为多个存储器单元中的第二存储器单元生成第二位线预充电信号，第二逻辑电路被配置为响应于延迟的睡眠信号而生成第二位线预充电信号；以及第二开关电路，被配置为响应于第二位线预充电信号向第二存储器单元的一个或多个位线供电。
在上述存储器电路中，在已经向第一存储器单元的一个或多个位线供电之后，第一锁存器电路使延迟的睡眠信号发生逻辑状态转变。
在上述存储器电路中，还包括：第二锁存器电路，接收延迟的睡眠信号和第二位线预充电信号，并生成第二延迟的睡眠信号；第三逻辑电路，被配置为为多个存储器单元中的第三存储器单元生成第三位线预充电信号，第三逻辑电路被配置为响应于第二延迟的睡眠信号而生成第三位线预充电信号；以及第三开关电路，被配置为响应于第三位线预充电信号而向第三存储器单元的一个或多个位线供电。
在上述存储器电路中，在已经将电源提供给第二存储器单元的一个或多个位线之后，第二锁存器电路使第二延迟的睡眠信号发生逻辑状态转变。
在上述存储器电路中，还包括：第三锁存器电路，接收第二延迟的睡眠信号和第三位线预充电信号，并生成第三延迟的睡眠信号；第四逻辑电路，被配置为为多个存储器单元中的第四存储器单元生成第四位线预充电信号，第四逻辑电路被配置为响应于第三延迟的睡眠信号而生成第四位线预充电信号；以及第四开关电路，被配置为响应于第四位线预充电信号向第四存储器单元的一个或多个位线供电。
在上述存储器电路中，在已经将电源提供给第三存储器单元的一个或多个位线之后，第三锁存器电路使第三延迟的睡眠信号发生逻辑状态转变。
在上述存储器电路中，还包括：延迟电路，接收延迟的睡眠信号并生成第二延迟的睡眠信号；第三逻辑电路，被配置为为多个存储器单元中的第三存储器单元生成第三位线预充电信号，第三逻辑电路被配置为响应于第二延迟的睡眠信号而生成第三位线预充电信号；以及第三开关电路，被配置为响应于第三位线预充电信号而向第三存储器单元的一个或多个位线供电。
在上述存储器电路中，延迟电路被配置为延迟第二延迟的睡眠信号的逻辑状态转变，直到已经将电源提供给第二存储器单元的一个或多个位线。
在上述存储器电路中，还包括：第二延迟电路，接收第二延迟的睡眠信号并生成第三延迟的睡眠信号；第四逻辑电路，被配置为为多个存储器单元中的第四存储器单元生成第四位线预充电信号，第四逻辑电路被配置为响应于第三延迟的睡眠信号而生成第四位线预充电信号；以及第四开关电路，被配置为响应于第四位线预充电信号向第四存储器单元的一个或多个位线供电。
在上述存储器电路中，第二延迟电路被配置为延迟第三延迟的睡眠信号的逻辑状态转变，直到已经将电源提供给第三存储器单元的一个或多个位线。
在上述存储器电路中，第一锁存器电路包括SR锁存器。
在另一示例中，一种用于控制包括多个存储器单元的存储器阵列的唤醒操作的方法可以包括：接收指示唤醒操作开始的睡眠信号；在第一逻辑电路处，为多个存储器单元中的第一存储器单元生成第一位线预充电信号，第一位线预充电信号是响应于睡眠信号而生成的；响应于第一位线预充电信号，对第一存储器单元的一个或多个位线进行预充电响应于睡眠信号和第一位线预充电信号，在第一锁存器电路处生成延迟的睡眠信号；第二逻辑电路生成用于多个存储器单元中的第二存储器单元的第二位线预充电信号，第二位线预充电信号是响应于延迟的睡眠信号而生成的；以及响应于第二位线预充电信号，对第二存储器单元的一个或多个位线进行预充电。
在上述方法中，还包括：在第二锁存器电路处，响应于延迟的睡眠信号和第二位线预充电信号，生成第二延迟的睡眠信号；在第三逻辑电路处，响应于第二延迟的睡眠信号，为多个存储器单元中的第三存储器单元生成第三位线预充电信号；以及响应于第三位线预充电信号，对第三存储器单元的一个或多个位线进行预充电。
在上述方法中，还包括：在第三锁存器电路处，响应于第二延迟的睡眠信号和第三位线预充电信号，生成第三延迟的睡眠信号；在第四逻辑电路处，响应于第三延迟的睡眠信号，为多个存储器单元中的第四存储器单元生成第四位线预充电信号；以及响应于第四位线预充电信号，对第四存储器单元的一个或多个位线进行预充电。
在上述方法中，延迟的睡眠信号、第二延迟的睡眠信号和第三延迟的睡眠信号是顺序生成的。
在上述方法中，还包括：在延迟电路处生成第二延迟的睡眠信号；在第三逻辑电路处，响应于第二延迟的睡眠信号，为多个存储器单元中的第三存储器单元生成第三位线预充电信号；以及响应于第三位线预充电信号，对第三存储器单元的一个或多个位线进行预充电。
在上述方法中，还包括：在第二延迟电路处，生成第三延迟的睡眠信号；在第四逻辑电路处，响应于第三延迟的睡眠信号，为多个存储器单元中的第四存储器单元生成第四位线预充电信号；以及响应于第四位线预充电信号，对第四存储器单元的一个或多个位线进行预充电。
在上述方法中，延迟的睡眠信号、第二延迟的睡眠信号和第三延迟的睡眠信号是顺序生成的。
在上述方法中，还包括：在生成延迟的睡眠信号的过程中，以对应于第一存储器单元的一个或多个位线的RC延迟来延迟第一锁存器电路的操作。
在另一示例中，存储器电路包括：存储器阵列，包括多个存储器单元；第一逻辑电路，被配置为为多个存储器单元中的第一存储器单元生成第一位线预充电信号，第一逻辑电路被配置为响应于睡眠信号而生成第一位线预充电信号；第一开关电路，被配置为响应于第一位线预充电信号而向第一存储器单元的一个或多个位线供电；第一锁存器电路，包括锁存器和位线延迟跟踪元件，锁存器被配置为响应于睡眠信号和第一位线预充电信号而生成延迟的睡眠信号，位线延迟跟踪元件被配置为以与第一存储器单元的一个或多个位线的RC延迟相对应的时间延迟来延迟锁存器的操作；第二逻辑电路，被配置为为多个存储器单元中的第二存储器单元生成第二位线预充电信号，第二逻辑电路被配置为响应于延迟的睡眠信号而生成第二位线预充电信号；以及第二开关电路，被配置为响应于第二位线预充电信号向第二存储器单元的一个或多个位线供电。
上述概述了几个实施例的特征，以便本领域技术人员可以更好地理解本公开的各个方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改用于实现本文所介绍的实施例的相同目的和/或实现其相同优点的其它过程和结构的基础。本领域技术人员还应当认识到，此类等效结构不背离本发明的精神和范围，并且它们可以在不背离本发明的精神和范围的情况下在本发明中进行各种改变、替换以及改变。

Claims (20)

1.一种存储器电路，包括：
存储器阵列，包括多个存储器单元；
第一逻辑电路，被配置为为所述多个存储器单元中的第一存储器单元生成第一位线预充电信号，所述第一逻辑电路被配置为响应于睡眠信号而生成所述第一位线预充电信号；
第一开关电路，被配置为响应于所述第一位线预充电信号而向所述第一存储器单元的一个或多个位线供电；
第一锁存器电路，接收所述睡眠信号和所述第一位线预充电信号并且生成延迟的睡眠信号；
第二逻辑电路，被配置为为所述多个存储器单元中的第二存储器单元生成第二位线预充电信号，所述第二逻辑电路被配置为响应于所述延迟的睡眠信号而生成所述第二位线预充电信号；以及
第二开关电路，被配置为响应于所述第二位线预充电信号向所述第二存储器单元的一个或多个位线供电。
2.根据权利要求1所述的存储器电路，其中，在已经向所述第一存储器单元的所述一个或多个位线供电之后，所述第一锁存器电路使所述延迟的睡眠信号发生逻辑状态转变。
3.根据权利要求1所述的存储器电路，还包括：
第二锁存器电路，接收所述延迟的睡眠信号和所述第二位线预充电信号，并生成第二延迟的睡眠信号；
第三逻辑电路，被配置为为所述多个存储器单元中的第三存储器单元生成第三位线预充电信号，第三逻辑电路被配置为响应于所述第二延迟的睡眠信号而生成所述第三位线预充电信号；以及
第三开关电路，被配置为响应于所述第三位线预充电信号而向所述第三存储器单元的一个或多个位线供电。
4.根据权利要求3所述的存储器电路，其中，在已经向所述第二存储器单元的所述一个或多个位线供电之后，所述第二锁存器电路使所述第二延迟的睡眠信号发生逻辑状态转变。
5.根据权利要求3所述的存储器电路，还包括：
第三锁存器电路，接收所述第二延迟的睡眠信号和所述第三位线预充电信号，并生成第三延迟的睡眠信号；
第四逻辑电路，被配置为为所述多个存储器单元中的第四存储器单元生成第四位线预充电信号，所述第四逻辑电路被配置为响应于所述第三延迟的睡眠信号而生成所述第四位线预充电信号；以及
第四开关电路，被配置为响应于所述第四位线预充电信号向所述第四存储器单元的一个或多个位线供电。
6.根据权利要求5所述的存储器电路，其中，在已经向所述第三存储器单元的所述一个或多个位线供电之后，所述第三锁存器电路使所述第三延迟的睡眠信号发生逻辑状态转变。
7.根据权利要求1所述的存储器电路，还包括：
延迟电路，接收所述延迟的睡眠信号并生成第二延迟的睡眠信号；
第三逻辑电路，被配置为为所述多个存储器单元中的第三存储器单元生成第三位线预充电信号，所述第三逻辑电路被配置为响应于所述第二延迟的睡眠信号而生成所述第三位线预充电信号；以及
第三开关电路，被配置为响应于所述第三位线预充电信号而向所述第三存储器单元的一个或多个位线供电。
8.根据权利要求7所述的存储器电路，其中，所述延迟电路被配置为延迟所述第二延迟的睡眠信号的逻辑状态转变，直到已经向所述第二存储器单元的所述一个或多个位线供电。
9.根据权利要求7所述的存储器电路，还包括：
第二延迟电路，接收所述第二延迟的睡眠信号并生成第三延迟的睡眠信号；
第四逻辑电路，被配置为为所述多个存储器单元中的第四存储器单元生成第四位线预充电信号，所述第四逻辑电路被配置为响应于所述第三延迟的睡眠信号而生成所述第四位线预充电信号；以及
第四开关电路，被配置为响应于所述第四位线预充电信号向所述第四存储器单元的一个或多个位线供电。
10.根据权利要求9所述的存储器电路，其中，所述第二延迟电路被配置为延迟所述第三延迟的睡眠信号的逻辑状态转变，直到已经向所述第三存储器单元的所述一条或多条位线供电。
11.根据权利要求1所述的存储器电路，其中，所述第一锁存器电路包括SR锁存器。
12.一种控制包括多个存储器单元的存储器阵列的唤醒操作的方法，包括：
接收指示唤醒操作开始的睡眠信号；
在第一逻辑电路处，为多个存储器单元中的第一存储器单元生成第一位线预充电信号，所述第一位线预充电信号是响应于所述睡眠信号而生成的；
响应于所述第一位线预充电信号，对所述第一存储器单元的一个或多个位线进行预充电；
响应于所述睡眠信号和所述第一位线预充电信号，在第一锁存器电路处生成延迟的睡眠信号；
第二逻辑电路生成用于所述多个存储器单元中的第二存储器单元的第二位线预充电信号，所述第二位线预充电信号是响应于所述延迟的睡眠信号而生成的；以及
响应于所述第二位线预充电信号，对所述第二存储器单元的一个或多个位线进行预充电。
13.根据权利要求12所述的方法，还包括：
在第二锁存器电路处，响应于所述延迟的睡眠信号和所述第二位线预充电信号，生成第二延迟的睡眠信号；
在第三逻辑电路处，响应于所述第二延迟的睡眠信号为所述多个存储器单元中的第三存储器单元生成第三位线预充电信号；以及
响应于所述第三位线预充电信号，对所述第三存储器单元的一个或多个位线进行预充电。
14.根据权利要求13所述的方法，还包括：
在第三锁存器电路处，响应于所述第二延迟的睡眠信号和所述第三位线预充电信号生成第三延迟的睡眠信号；
在第四逻辑电路处，响应于所述第三延迟的睡眠信号为所述多个存储器单元中的第四存储器单元生成第四位线预充电信号；以及
响应于所述第四位线预充电信号，对所述第四存储器单元的一个或多个位线进行预充电。
15.根据权利要求14所述的方法，其中，所述延迟的睡眠信号、所述第二延迟的睡眠信号和所述第三延迟的睡眠信号是顺序生成的。
16.根据权利要求12所述的方法，还包括：
在延迟电路处生成第二延迟的睡眠信号；
在第三逻辑电路处，响应于所述第二延迟的睡眠信号为所述多个存储器单元中的第三存储器单元生成第三位线预充电信号；以及
响应于所述第三位线预充电信号，对所述第三存储器单元的一个或多个位线进行预充电。
17.根据权利要求16所述的方法，还包括：
在第二延迟电路处，生成第三延迟的睡眠信号；
在第四逻辑电路处，响应于所述第三延迟的睡眠信号为所述多个存储器单元中的第四存储器单元生成第四位线预充电信号；以及
响应于所述第四位线预充电信号，对所述第四存储器单元的一个或多个位线进行预充电。
18.根据权利要求17所述的方法，其中，所述延迟的睡眠信号、所述第二延迟的睡眠信号和所述第三延迟的睡眠信号是顺序生成的。
19.根据权利要求12所述的方法，还包括：
在生成所述延迟的睡眠信号的过程中，以对应于所述第一存储器单元的一个或多个位线的RC延迟来延迟所述第一锁存器电路的操作。
20.一种存储器电路，包括：
存储器阵列，包括多个存储器单元；
第一逻辑电路，被配置为为所述多个存储器单元中的第一存储器单元生成第一位线预充电信号，所述第一逻辑电路被配置为响应于睡眠信号而生成所述第一位线预充电信号；
第一开关电路，被配置为响应于所述第一位线预充电信号而向所述第一存储器单元的一个或多个位线供电；
第一锁存器电路，包括锁存器和位线延迟跟踪元件，
所述锁存器被配置为响应于所述睡眠信号和所述第一位线预充电信号而生成延迟的睡眠信号，
所述位线延迟跟踪元件被配置为以对应于所述第一存储器单元的所述一个或多个位线的RC延迟相对应的时间延迟来延迟所述锁存器的操作；
第二逻辑电路，被配置为为所述多个存储器单元中的第二存储器单元生成第二位线预充电信号，所述第二逻辑电路被配置为响应于所述延迟的睡眠信号而生成所述第二位线预充电信号；以及
第二开关电路，被配置为响应于所述第二位线预充电信号向所述第二存储器单元的一个或多个位线供电。
CN202110920274.2A 2020-08-31 2021-08-11 存储器电路以及控制存储器阵列的唤醒操作的方法 Active CN113808632B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202063072310P 2020-08-31 2020-08-31
US63/072,310 2020-08-31
US17/140,318 US11309000B2 (en) 2020-08-31 2021-01-04 Systems and methods for controlling power management operations in a memory device
US17/140,318 2021-01-04

Publications (2)

Publication Number Publication Date
CN113808632A CN113808632A (zh) 2021-12-17
CN113808632B true CN113808632B (zh) 2024-04-02

Family

ID=78893527

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110920274.2A Active CN113808632B (zh) 2020-08-31 2021-08-11 存储器电路以及控制存储器阵列的唤醒操作的方法

Country Status (5)

Country Link
US (3) US11309000B2 (zh)
KR (1) KR102450744B1 (zh)
CN (1) CN113808632B (zh)
DE (1) DE102021100494A1 (zh)
TW (1) TWI769037B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11309000B2 (en) * 2020-08-31 2022-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. Systems and methods for controlling power management operations in a memory device
US11682434B2 (en) * 2021-03-31 2023-06-20 Taiwan Semiconductor Manufacturing Company, Ltd. Low power scheme for power down in integrated dual rail SRAMs

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1574084A (zh) * 2003-06-09 2005-02-02 三星电子株式会社 具有位线预充电电路的存储器件和相关的位线预充电方法
CN1725372A (zh) * 2004-06-25 2006-01-25 三星电子株式会社 在存储设备中防止功率噪声的级联唤醒电路
CN102867534A (zh) * 2011-07-06 2013-01-09 联发科技股份有限公司 存储电路与字线控制电路
CN108962311A (zh) * 2018-07-06 2018-12-07 孤山电子科技（上海）有限公司 一种顺序进入和退出低功耗状态的sram控制电路及方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7272061B2 (en) * 2005-01-24 2007-09-18 Intel Corporation Dynamic pre-charge level control in semiconductor devices
JP2010225236A (ja) 2009-03-24 2010-10-07 Toshiba Corp 半導体記憶装置
JP5621704B2 (ja) 2011-05-11 2014-11-12 富士通セミコンダクター株式会社 半導体記憶装置
CN104813404B (zh) * 2012-12-27 2017-12-26 英特尔公司 用于降低动态功率和峰值电流的sram位线和写入辅助装置与方法及双输入电平移位器
US9886988B1 (en) * 2016-11-23 2018-02-06 Taiwan Semiconductor Manufacturing Co., Ltd. Memory cell having a reduced peak wake-up current
US11309000B2 (en) * 2020-08-31 2022-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. Systems and methods for controlling power management operations in a memory device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1574084A (zh) * 2003-06-09 2005-02-02 三星电子株式会社 具有位线预充电电路的存储器件和相关的位线预充电方法
CN1725372A (zh) * 2004-06-25 2006-01-25 三星电子株式会社 在存储设备中防止功率噪声的级联唤醒电路
CN102867534A (zh) * 2011-07-06 2013-01-09 联发科技股份有限公司 存储电路与字线控制电路
CN108962311A (zh) * 2018-07-06 2018-12-07 孤山电子科技（上海）有限公司 一种顺序进入和退出低功耗状态的sram控制电路及方法

Also Published As

Publication number Publication date
US11309000B2 (en) 2022-04-19
US20220238144A1 (en) 2022-07-28
CN113808632A (zh) 2021-12-17
US11763863B2 (en) 2023-09-19
KR20220029307A (ko) 2022-03-08
TW202211231A (zh) 2022-03-16
DE102021100494A1 (de) 2022-03-03
KR102450744B1 (ko) 2022-10-04
US20220068327A1 (en) 2022-03-03
TWI769037B (zh) 2022-06-21
US20230386537A1 (en) 2023-11-30

Similar Documents

Publication Publication Date Title
US9214208B2 (en) NOR-OR Decoder
US7327630B2 (en) Memory cell power switching circuit in semiconductor memory device and method for applying memory cell power voltage
US7420835B2 (en) Single-port SRAM with improved read and write margins
US8665658B2 (en) Tracking cell and method for semiconductor memories
US20230386537A1 (en) Systems and Methods for Controlling Power Management Operations in a Memory Device
JP5642269B2 (ja) メモリ書き込み処理の装置、方法及びチップ
US20150071016A1 (en) Tracking mechanisms
US9036446B2 (en) Global reset with replica for pulse latch pre-decoders
KR20170137108A (ko) 다양한 전력 도메인들에 걸친 워드 라인 및 비트 라인 트래킹
US11935589B2 (en) Bit line pre-charge circuit for power management modes in multi bank SRAM
US20180151219A1 (en) Memory device with determined time window
Arandilla et al. Comparison of replica bitline technique and chain delay technique as read timing control for low-power asynchronous SRAM
CN113808636A (zh) 存储器系统及控制其睡眠操作的方法
US6580656B2 (en) Semiconductor memory device having memory cell block activation control circuit and method for controlling activation of memory cell blocks thereof
JPH1116368A (ja) 半導体記憶装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant