CN113808636A - 存储器系统及控制其睡眠操作的方法 - Google Patents

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Abstract

提供了存储器系统及控制其睡眠操作的方法。存储器系统可包括具有存储器单元和字线驱动器的存储器阵列，存储器阵列接收字线时钟信号，字线时钟信号使能和禁能该存储器单元的存储器读取和写入操作。存储器阵列还可包括耦合在字线驱动器和电源之间的开关电路，开关电路由本地字线睡眠信号控制以接通和断开到字线驱动器的电源。锁存电路可响应于延迟时钟信号和一个或多个电源管理控制信号而生成本地字线睡眠信号。字线时钟信号和延迟时钟信号都可根据存储器时钟信号变化而生成。锁存电路可使本地字线睡眠信号与延迟时钟信号同步，从而防止本地字线睡眠信号关闭字线驱动器的电源，直到字线路时钟信号禁能存储器单元的存储器读取和写入操作。

Description

存储器系统及控制其睡眠操作的方法
技术领域
在本专利文件中描述的技术通常涉及半导体存储器系统，并且更具体地涉及存储器系统及控制其睡眠操作的方法。
背景技术
用于控制半导体存储电路中的电源的电源管理(PM)信号通常是异步的。但是，通常需要在同一周期内断言电源管理信号，而不会影响存储器器件的当前操作(例如，R/W、DFT或流水线)。因此，电源管理断言是同步的。然而，同步电源管理断言可能使得难以获得一些设计裕度，例如确保由于给定周期中的电源管理断言而导致字线不被关闭。
发明内容
根据本发明实施例的一个方面，提供了一种存储器系统，包括：存储器阵列，包括存储器单元和字线驱动器，存储器阵列接收字线时钟信号，字线时钟信号使能和禁能存储器单元的存储器读取操作和存储器写入操作；存储器阵列还包括耦合在字线驱动器和电源之间的开关电路，开关电路由本地字线睡眠信号控制以接通和关断字线驱动器的电源；以及锁存电路，响应于延迟时钟信号和一个或多个电源管理控制信号而生成本地字线睡眠信号，生成都是根据存储器时钟信号而变化的字线时钟信号和延迟时钟信号，其中，锁存电路使本地字线睡眠信号与延迟时钟信号同步，从而防止本地字线睡眠信号关闭字线驱动器的电源，直到存储器单元的存储器读取和写入操作由字线路时钟信号禁能为止。
根据本发明实施例的另一个方面，提供了一种用于控制包括存储器单元和字线驱动器的存储器阵列的睡眠操作的方法，包括：生成字线时钟信号和延迟时钟信号作为存储器时钟信号的函数；在存储器阵列处接收字线时钟信号，其中，字线时钟信号使能和禁能存储器单元的存储器读取和写入操作；响应于延迟时钟信号和一个或多个电源管理控制信号，在锁存电路处生成本地字线睡眠信号；使用本地字线睡眠信号控制字线驱动器的电源；以及将本地字线睡眠信号与延迟时钟信号同步，以防止本地字线睡眠信号关闭字线驱动器的电源，直到通过字线时钟信号禁能存储器单元的存储器读取和写入操作为止。
根据本发明实施例的又一个方面，提供了一种存储器系统，包括：存储器阵列，包括具有第一对字线驱动器的第一存储器单元和具有第二对字线驱动器的第二存储器单元，存储器阵列接收字线时钟信号，字线时钟信号使能和禁能第一存储器单元和第二存储器单元的存储器读取写入操作；存储器阵列还包括：第一开关电路，耦合在第一对字线驱动器和电源之间，第一开关电路由第一本地字线睡眠信号控制以接通和断开向第一对字线驱动器的供电，和第二开关电路，耦合在第二对字线驱动器和电源之间，第二开关电路由第二本地字线睡眠信号控制以接通和断开向第二对字线驱动器的供电；锁存电路，响应于延迟时钟信号和一个或多个电源管理控制信号而生成第一本地字线睡眠信号和第二本地字线睡眠信号，生成都是根据存储器时钟信号而变化的字线时钟信号和延迟时钟信号，其中，锁存电路使第一本地字线睡眠信号和第二本地字线睡眠信号与延迟时钟信号同步，从而防止第一本地字线睡眠信号和第二本地字线睡眠信号切断向第一对字线驱动器和第二对字线驱动器的供电，直到第一存储器单元和第二存储器单元的存储器读取和写入操作由字线时钟信号禁能。
附图说明
当结合附图进行阅读取时，从以下详细描述可最佳理解本发明的各个方面。
图1是根据实施例的用于半导体存储器的示例性电源断言电路的图。
图2是说明根据实施例的图1的电源断言电路的实例操作的时序图。
图3是示出根据实施例的图1中的全局I/O系统和本地I/O系统中的一些功能的示例实现的电路图。
图4是根据实施例的用于半导体存储器的另一示例性电源断言电路的图。
图5是示出根据实施例可以如何实现图4中的全局I/O系统和局部I/O系统中的一些逻辑功能的示例的电路图。
图6是根据实施例的用于半导体存储器的第三示例性电源断言电路的图。
图7是根据实施例的用于半导体存储器的第四示例性电源断言电路的图。
图8是说明根据实施例的图7的电源断言电路的实例操作的时序图。
图9是根据实施例的用于半导体存储器的第五示例性电源断言电路的图。
图10是示出根据实施例的图9中所示的电源断言电路的示例性操作的时序图。
图11示出了根据实施例的图9的全局I/O系统中的锁存(触发器)电路的示例电路实现。
图12是根据实施例的用于控制存储器阵列的睡眠操作的示例方法的流程图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然，这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示讨论的各个实施例和/或配置之间的关系。
本文描述了用于存储器系统中的电源管理的系统和方法。在实施例中，在本公开中描述和示出的技术可以为存储器系统提供鲁棒的电源管理断言方案，存储器系统仅在当前的读取/写入操作完成之后才操作以关闭字线头部电源。
图1是根据实施例的用于半导体存储器(例如，SRAM)的示例性电源断言电路100的图。示例性电源断言电路100包括具有由本地输入/输出(I/O)系统106和全局I/O系统108控制的存储器单元104的存储器阵列102。全局I/O系统108生成或接收多个电源管理控制信号109、111和113以及本地时钟信号115。例如，在所示的实施例中，全局I/O系统108包括时钟发生器103，时钟发生器103生成根据睡眠(SLEEP)信号121、时钟(CLK)信号117和芯片使能(CE)信号119而变化的本地时钟信号(LCK)115。例如，在实施例中，当芯片使能(CE)信号119和睡眠信号(121)都处于逻辑高状态时，时钟发生器103可以引起本地时钟信号(LCK)本地时钟信号(LCK)115跟随时钟(CLK)信号117，并且当芯片使能(CE)信号119或睡眠信号(121)中的一个处于逻辑低状态时，可以中断本地时钟信号(LCK)115输出。本地时钟信号(LCK)115用于为锁存电路123、125和127提供时钟。第一锁存电路123锁存关闭(SD)控制信号129，以生成锁存的关闭(LSD)控制信号109。第二锁存电路125锁存深睡眠(DSLP)控制信号131以生成锁存的深睡眠(LDSLP)控制信号111。第三锁存电路127锁存浅睡眠(LSLP)控制信号133以生成锁存的浅睡眠(LLSLP)控制信号113。锁存电路例如可以是正相位锁存器。
本地I/O系统106包括生成根据电源管理控制信号(LSD、LDSLP、LLSLP)109、111和113而变化的字线睡眠信号(SLP_WL)112的逻辑(OR(或))门110、生成根据本地时钟信号(LCK)115而变化的字线时钟(WCLK)信号116的解码器114、生成根据本地时钟信号(LCK)115而变化的延迟本地时钟信号(LCKD)120的逻辑电路118。解码器114例如可以是SRAM预解码器，除了本地时钟信号(LCK)115之外，解码器114还接收多个地址线(未示出)，并以已知方式生成字线时钟(WCLK)信号116，以驱动当基于地址线所选择的存储器单元104。解码器114执行该操作所需的时间在本地时钟信号(LCK)115和字线时钟(WCLK)信号116之间引起一定量的时间延迟，例如如图2所示。为了描述该时间延迟，逻辑电路118被配置为基于由解码器114的操作引起的时间延迟，在延迟的本地时钟信号(LCKD)信号115中实现延迟。逻辑电路118可以例如是可以由一系列偶数个缓冲器(例如，反相器)生成的延迟电路，其中，基于解码器114的操作引起的时间延迟来选择反相器的数量。本地I/O系统106还包括锁存电路122，锁存电路122响应于字线睡眠信号(SLP_WL)122和延迟的本地时钟(LCKD)信号120而生成本地字线睡眠信号(LSLP_WL)124。
存储器阵列102包括用于存储器单元104的一对字线驱动器126、128和开关电路130、132，其被配置为响应于本地字线睡眠信号(LSLP_WL)124来控制向字线驱动器126、128的供电，如下所述。另外，字线时钟信号(WCLK)116由存储器单元104接收，用于为存储器读取/写入操作提供时钟。在示出的实施例中，字线驱动器开关电路包括一对PMOS晶体管130和132，每个PMOS晶体管130和132的栅极端子耦合到本地字线睡眠信号(LSLP_WL)124，源极端子耦合到电源电压，以及漏极端子耦合到用于各个字线驱动器126和128的字线头部电源端子134。在所示的实施例中，当本地字线睡眠信号(LSLP_WL)124处于逻辑高状态时，PMOS晶体管130和132存储器单元104将关闭字线头部电源134，从而使存储器单元104进入电源管理(例如，睡眠)状态。
在操作中，锁存电路122将本地睡眠信号(SLP_WL)112与延迟的本地时钟信号(LCKD)120同步，从而防止本地字线睡眠信号(LSLP_WL)124关闭字线头部电源134直到字线时钟(WCLK)116被禁能之后，这表明任何当前的读取/写入操作都已完成。例如，锁存电路112可以被配置为在延迟的本地时钟信号(LCKD)120的下降沿上触发，如上所述，延迟的本地时钟信号(LCKD)120包括基于解码器114完成其操作所需的时间的延迟。以这种方式，延迟的本地时钟信号(LCKD)120将不会触发锁存电路112将本地睡眠信号(SLP_WL)112作为本地字线睡眠信号(LSLP_WL)124传递，直到接收到延迟的本地时钟信号(LCKD)120的下降沿为止，这将在由解码器114发起的读取/写入操作完成之后才会出现。在图2中示出了电源断言电路100的示例操作。
图2是示出根据实施例的图1的电源断言电路100的示例性操作的时序图200。图2的时序图200中示出的示例操作被同步到存储器时钟信号(CLK)117。例如根据以上参考图1描述的那样，本地时钟信号(LCK)115和电源断言控制信号(SD、DSLP、LSLP)129、131、133可以生成为根据时钟信号(CLK)117而变化。图2所示的保持时间212用于允许锁存电路123、125、127(在图1中示出)稳定下来。
如图2所示，本地时钟信号115上的逻辑高电平状态导致LCKD120和WCLK116信号在短暂延迟后例如基于解码器114的操作和上面参照图1描述的逻辑电路188转变为逻辑高电平状态。如图2的时序图200所示，字线时钟信号(WCLK)116上的逻辑高状态使得能够在图1的存储器单元104上通过字线(WL*)135、136到逻辑高状态的转变来执行读取或写入操作。
在示例时序图200中的时间214处，本地时钟信号(LCK)115转换回逻辑低状态。如所示，这导致LCKD120(由图1中的逻辑电路118生成)和WCLK116(由图1中的解码器114生成)在短暂的延迟之后也转变为逻辑低状态，如以上参考图1的详细描述，当字线时钟(WCLK)116转换回到逻辑低状态时，通过基准220处的存储器单元字线(WL*)134、136的转变(图1中的存储器单元104的)读取/写入操作完成，如时序图200所示。此外，LCKD信号120的下降沿与电源管理控制信号(LSLP/SD/DSLP)109、111、113上的逻辑高状态结合触发图1中的锁存电路122，以在本地字线睡眠信号(LSLP_WL)124上生成逻辑高状态，如图2中的基准222所示。由图1中的锁存电路122输出的(LSLP_WL)124没有转变为逻辑高状态(导致图1中的字线头部电源134关断)，直到存储器单元字线(WL*)134、136上的读取/写入操作完成之后。
图3是示出根据实施例可以如何实现图1中的全局I/O系统108和本地I/O系统106中的一些逻辑功能的示例的电路图。具体来说，图3的左侧显示了图1所示的锁存电路123、125和127的示例电路实现，用于生成电源管理控制信号LSD109、DLSLP111和LLSLP113。图3的右侧示出了用于图1的锁存电路122的示例电路实现，以及用于生成本地睡眠信号(SLP_WL)112的示例逻辑电路450。
首先参考全局I/O系统108中的锁存电路123、125、127，这些电路中的每一个都具有相同的电路配置，该电路配置包括实现前馈电路的第一组四个晶体管和实现反馈电路的第二组四个晶体管。锁存电路123在本地时钟信号(LCK)115的下降沿锁存关闭信号129，以生成锁存的关闭(LSD)控制信号109。具体地，当本地时钟信号(LCK)115处于逻辑低状态时，前馈电路460中的晶体管将关闭(SD)信号输入129的反相传送到节点410，并且当本地时钟信号(LCK)115处于逻辑高状态时，反馈电路462中的晶体管将锁存的关闭(LSD)输出109的反相传递到节点410。节点410处的信号被反相以生成锁存的关闭(LSD)控制信号109。
锁存电路125在本地时钟信号(LCK)115的下降沿锁存深睡眠(DSLP)信号131，以生成锁存的深睡眠(LDSLP)控制信号111。具体地，当本地时钟信号(LCK)115处于逻辑低电平状态时，前馈电路461中的晶体管将深睡眠(DSLP)信号输入131的反相传递到节点420，并且当本地时钟信号(LCK)115处于逻辑高状态时，反馈电路463中的晶体管将锁存的深睡眠(DSLP)信号111的反相传送到节点420。节点420处的信号被反相以生成锁存的深睡眠(LDSLP)控制信号111。
锁存电路127在本地时钟信号(LCK)115的下降沿锁存浅睡眠信号133，以生成锁存的浅睡眠(LLSLP)控制信号113。具体地，当本地时钟信号(LCK)115处于逻辑低电平状态时，前馈电路465中的晶体管将浅睡眠(LSLP)信号输入133的反相传送到节点430，并且当本地时钟信号(LCK)115处于逻辑高状态时，反馈电路467中的晶体管将锁存的浅睡眠(LLSLP)输出113的反相传送到节点430。节点430处的信号被反相以生成锁存的浅睡眠(LLSLP)控制信号113。
参考图3右侧所示的锁存电路122的示例实现，示例锁存电路实现122包括实现前馈电路470的第一组四个晶体管以及实现反馈电路472的第二组四个晶体管。锁存电路122在延迟的本地时钟信号(LCKD)120的下降沿锁存本地睡眠信号(SLP_WL)112，以生成本地字线睡眠信号(LSLP_WL)124。当延迟本地时钟信号(LCKD)120处于逻辑低状态时，前馈电路470中的晶体管将本地睡眠信号(SLP_WL)112的反相传送到节点440。节点440处的信号被第一反相器474反相以生成到反馈电路472的输入，当延迟的本地时钟信号(LCKD)120处于逻辑高状态时，该输入被反馈到节点440。节点440处的信号也由第二反相器476反相，以生成本地字线睡眠信号(LSLP_WL)124。
图4是根据实施例的用于半导体存储器(例如，SRAM)的另一示例性电源断言电路500的图。示例性电源断言电路500类似于图1中所示的示例100，除了在该实施例500中，存储器阵列502包括由相同的本地I/O系统508控制的两个存储器单元504和506。在该实施例500中，锁存电路510生成两个本地字线睡眠信号—用于第一(顶部)存储器单元504的第一本地字线睡眠信号(LSLP_WL_TOP)512，以及用于第二(底部)存储器单元506的第二本地字线睡眠信号(LSLP_WL_BOT)514。
如以上参考图1所描述的实施例类似，响应于字线睡眠信号(SLP_WL)122和LCKD信号120生成本地字线睡眠信号(LSLP_WL_TOP和LSLP_WL_BOT)512、514，从而防止本地字线睡眠信号512和514关闭字线头部电源134直到字线时钟(WCLK)116被禁能之后，这表明任何当前的读取/写入操作都已完成。例如，锁存电路510可以被配置为在延迟的本地时钟信号(LCKD)120的下降沿上触发，如上所述，该延迟包括基于解码器114完成其操作所需的时间的延迟。以这种方式，延迟的本地时钟信号(LCKD)120将不会触发锁存电路510将本地睡眠信号(SLP_WL)112作为本地字线睡眠信号(LSLP_WL_TOP和LSLP_WL_BOT)512、514传递，直到接收到延迟的本地时钟信号(LCKD)120的下降沿为止，这将在由解码器114发起的读取/写入操作完成之后才会出现。
图5是示出根据实施例可以如何实现图4中的全局I/O系统108和本地I/O系统506中的一些逻辑功能的示例的电路图。图5所示的锁存电路实现123、125和127与图3所示的相同。图5所示的锁存电路510的实现与图3所示的示例相似，除了该实施例510包括别提供第一和第二本地字线睡眠信号(LSLP_WL_TOP和LSLP_WL_BOT)512、514的两个输出反相器550和560之外。具体地，以与上面参考图3中的锁存电路122相同的方式，锁存电路510锁存延迟的本地时钟信号(LCKD)120的下降沿上的本地睡眠信号(SLP_WL)112。然而，在该实施例510中，包括附加的输出反相器560，使得生成的本地字线睡眠信号可以提供图4中的第一(顶部)存储器单元504的第一本地字线睡眠信号(LSLP_WL_TOP)512以及图4中的第二(底部)存储器单元506的第二本地字线睡眠信号(LSLP_WL_BOT)514。
图6是根据实施例的用于半导体存储器(例如，SRAM)的第三示例性电源断言电路700的图。除了该实施例700还包括耦合在本地时钟信号(LCK)115和逻辑之间的附加延迟电路710之外，图6所示的示例700与图4所示的示例电源断言电路500相同。延迟电路710将延迟添加到本地时钟信号(LCK)115，以生成延迟的本地时钟信号720，该延迟的本地时钟信号720被输入到逻辑电路118。延迟电路710例如可以被配置为延迟到锁存电路122的时钟(LCKD)120，以匹配解码器电路114和/或WCLK线116中的RC线延迟。在实施例中，延迟电路710可以包括一系列偶数个反相器，具有所选择的反相器数量以创建所需的信号延迟。
图7是根据实施例的用于半导体存储器(例如，SRAM)的第四示例性电源断言电路800的图。除了使用延迟跟踪元件812实现延迟电路810之外，图7所示的示例800与图6所示的示例电源断言电路700相同。延迟跟踪元件812可以被配置为匹配解码器电路114和/或WCLK线116中的线延迟。例如，可以使用反相器链和/或一段导电迹线材料来实现延迟跟踪元件812。例如，可以选择导电迹线的长度(电阻)以跟踪由解码器电路114和/或WCLK线116的线电阻引起的延迟，并且例如，可以通过基于存储器周期时间(时钟频率)运行时序模拟来选择反相器链中的反相器的数量。
图8是示出根据实施例的图7的电源断言电路100的另一示例操作的时序图850。图8的时序图850所示的示例操作被同步到存储器时钟信号(CLK)117。例如根据以上参考图1描述的那样，本地时钟信号(LCK)115和电源断言控制信号(SD、DSLP、LSLP)129、131、133可以生成为根据时钟信号(CLK)117变化。图8所示的保持时间852允许锁存电路123、125、127(在图1中示出)稳定下来。
如图8所示，本地时钟信号115上的逻辑高状态导致LCKD814和WCLK116信号在短暂延迟后例如基于上述解码器114、逻辑电路118和延迟电路810的操作而转变为逻辑高状态。字线时钟信号(WCLK)116上的逻辑高状态使得能够通过字线(WL*)822、824、826、828到逻辑高状态的转变在存储器单元801、803上执行读取或写入操作，如图8的时序图850所示。
在示例时序图850中的时间854处，本地时钟信号(LCK)115转变回逻辑低状态。如所示，这使得LCKD814(由图7中的逻辑电路118生成)和WCLK116(由图7中的解码器114生成)在短暂的延迟之后也转变为逻辑低状态，如上所述。当字线时钟(WCLK)116转变回逻辑低状态时，通过在基准856处的存储器单元字线(WL*)822、824、826、828的转变而完成(图7中的存储器单元801和803的)读取/写入操作，如时序图850所示。此外，LCKD信号814的下降沿与电源管理控制信号(LSLP/SD/DSLP)129、131、133上的逻辑高状态结合而触发图7中的锁存电路510，以在本地字线睡眠信号(LSLP_WL)818、820上生成逻辑高状态。以这种方式，由图7中的锁存电路510输出的本地字线睡眠信号(LSLP_WL)818、820不转变到逻辑高状态(导致图7中的字线头部电源816关断)，直到存储器单元字线(WL*)822、824、826、828上的读取/写入操作已经完成。
图9是根据实施例的用于半导体存储器(例如，SRAM)的第五示例性电源断言电路900的图。在该实施例900中，全局I/O系统902包括电源管理控制信号(SD、DSLP和LSLP)上的触发器电路904、906、908。触发器电路904、906、908在时钟信号(LCK)912的上升沿上被触发，这不同于在时钟的下降沿上触发的锁存电路(例如，图1中的锁存器123、125和127)。如图10所示的时序图所示，在时钟的上升沿用触发器电路904、906、908锁存电源管理控制信号920、922、924(FSD、DSLP和FLSLP)会进一步延迟字线睡眠信号936的断言，相对于存储器单元字线(WL*)936的读取/写入操作提供了无竞争的设计余量(margin)。
所示实施例900中的全局I/O系统902包括时钟发生器910，时钟发生器910生成根据睡眠信号914、时钟信号916和芯片使能信号918变化的本地时钟信号(LCK)912。例如，在实施例中，当芯片使能(CE)信号918和睡眠信号914都处于逻辑高状态时，时钟发生器910可以使本地时钟信号(LCK)912跟随时钟(CLK)信号916，并且当芯片使能(CE)信号918或睡眠信号914处于逻辑低状态时，可以中断本地时钟信号(LCK)912。本地时钟信号(LCK)912用于为触发电路904、906和908提供时钟。具体地，第一触发电路904在本地时钟信号(LCK)912的上升沿上锁存SD控制信号905以生成FSD控制信号920，第二触发器电路906在本地时钟信号(LCK)912的上升沿上锁存DSLP控制信号907以生成FDSLP控制信号922，并且第三触发器电路908在本地时钟信号(LCK)912的上升沿上锁存LSLP控制信号909以生成FLSLP控制信号924。
将三个电源管理控制信号(FSD、FDSLP和FLSLP)920、922、924输入到第一电源控制电路930，第一电源控制电路930控制字线驱动器的电源断言。另外，FSD控制信号920和FDSLP控制信号922被输入到第二电源控制电路940，第二电源控制电路940控制到存储器逻辑电路942和存储器阵列944的电源断言。第一电源控制电路930包括第一逻辑(OR)门934，其生成根据三个电源管理控制信号(FSD、FDSLP和FLSLP)920、922、924变化的字线睡眠信号936。在第一PMOS晶体管938的栅极端子处接收字线睡眠信号936，其控制到字线头部电源939的Vdd电源断言。
第二电源控制电路940包括生成第二睡眠信号946的第二逻辑(OR)门，用于控制对存储器逻辑942和存储器阵列944的电源断言。在第二PMOS晶体管950的栅极端子处接收第二睡眠信号946，其用于控制到存储器逻辑942的电源线(VDDPI)952的Vdd电源断言。具体地，当第二睡眠信号946为逻辑低状态时，第二PMOS晶体管950将向电源线(VDDPI)952提供Vdd电源。
也在被配置为双输入逻辑电路的一组PMOS晶体管960、962、964的第一输入处接收第二睡眠信号946。在由一组PMOS晶体管960、962、964形成的逻辑电路的第二输入处接收FSD控制信号920。在操作中，由一组PMOS晶体管960、962、964形成的逻辑电路根据第二睡眠信号946和SD控制信号905的变化控制向存储器阵列944的电源线(VDDAI)970的Vdd电源断言。具体地，当第二睡眠信号946处于逻辑低状态时，逻辑电路960、962、964将向电源线(VDDAI)970提供Vdd电源。
图10是时序图1000，其示出了根据实施例的图9中所示的电源断言电路的示例性操作。如时序图1000所示，可根据存储器时钟信号(CLK)916的变化生成时钟信号(LCK)916和电源管理控制信号(SD、DSLP、LSLP)905、907、909，如以上参考图9所描述的。图10中所示的保持时间1020允许使锁存(触发器)电路904、906、908(图9所示)稳定。
在图10所示的示例中，字线睡眠信号(SLP_WL*)936在逻辑低状态开始，为图9中的字线驱动器932提供供电以使能读取/写入操作。在所示示例中，在本地时钟信号(LCK)912的第一周期期间，通过字线(WL*)1010转变为逻辑高状态来执行读取/写入操作，如时序图1000所示。在所示示例中，读取/写入操作在时间1030处完成。在该示例1000中，电源断言控制信号(SD、DSLP、LSLP)905、907、909在时间1030处于逻辑高状态，指示应当关断图9中的字线驱动器932的供电。然而，由于图9的全局I/O系统902中的触发器电路904、906、908是在本地时钟信号(LCK)912的上升沿上触发的，所以字线睡眠信号(SLP_WL*)936不转变为逻辑高状态直到本地时钟信号912的下一个周期，如图10中的1040处所示。
图11示出了根据实施例的图9的全局I/O系统902中的触发器电路904、906、908的示例电路实现。图11所示的每个触发器电路904、906、908具有相同的电路配置，该电路配置包括两个背对背的锁存电路。
第一触发器电路904包括具有第一前馈电路1110和第一反馈电路1112的第一锁存电路1110、1112，随后的具有第二前馈电路1114和第二反馈电路1116的第二锁存电路1114、1116。第一锁存电路1110、1112在本地时钟信号(LCK)912的下降沿上锁存关闭信号905，以生成锁存的关闭(LSD)信号1115。具体地，当本地时钟信号(LCK)912处于逻辑低状态时，第一前馈电路1110中的晶体管将关闭信号(SD)905的反相传递到节点1111，并且当本地时钟信号(LCK)912处于逻辑高状态时，第一反馈电路1112中的晶体管将锁存的关闭信号(LSD)1115的反相传递到节点1111。节点1111处的信号被反相以生成锁存的关闭(LSD)信号1115。第二锁存电路1114、1116在本地时钟信号(LCK)912的上升沿上锁存锁存的关闭(LSD)信号905，以生成FSD控制信号920。具体地，当本地时钟信号(LCK)912处于逻辑高状态时，第二前馈电路1114中的晶体管将锁存的关闭信号(LSD)1115的反相传递到节点1113，并且当本地时钟信号(LCK)912处于逻辑低状态时，第二反馈电路1116中的晶体管将FSD输出920的反相传递到节点1113。节点1113处的信号被反相以生成FSD控制信号920。
第二触发器电路906包括具有第一前馈电路1130和第一反馈电路1132的第一锁存电路1130、1132，随后的具有第二前馈电路1134和第二反馈电路1136的第二锁存电路1134、1136。第一锁存电路1130、1132在本地时钟信号(LCK)912的下降沿上锁存深睡眠信号907，以生成锁存的深睡眠信号(LDSLP)信号1135。具体地，当本地时钟信号(LCK)912处于逻辑低状态时，第一前馈电路1130中的晶体管将深睡眠信号(DSLP)907的反相传递到节点1131，并且当本地时钟信号(LCK)912处于逻辑高状态时，第一反馈电路1132中的晶体管将锁存的深睡眠(LDSLP)输出1135的反相传递到节点1131。节点1131处的信号被反相以生成锁存的深睡眠(LDSLP)信号1135。第二锁存电路1134、1136在本地时钟信号(LCK)912的上升沿上锁存锁存的深睡眠信号(LDSLP)1135，以生成FDSLP控制信号922。具体地，当本地时钟信号(LCK)912处于逻辑高状态时，第二前馈电路1134中的晶体管将锁存的深睡眠信号(LDSLP)1135的反相传递到节点1141，并且当本地时钟信号(LCK)912处于逻辑低状态时，第二反馈电路1136中的晶体管将FDSLP输出922的反相传递到节点1141。节点1141处的信号被反相以生成FDSLP控制信号922。
第三触发器电路908包括具有第一前馈电路1142和第一反馈电路1145的第一锁存电路1142、1145，随后的具有第二前馈电路1146和第二反馈电路1150的第二锁存电路1146、1150。第一锁存电路1142、1145在本地时钟信号(LCK)912的下降沿上锁存浅睡眠信号909，以生成锁存的浅睡眠信号(LLSLP)信号1155。具体地，当本地时钟信号(LCK)912处于逻辑低状态时，第一前馈电路1142中的晶体管将浅睡眠信号(LSLP)909的反相传递到节点1151，并且当本地时钟信号(LCK)912处于逻辑高状态时，第一反馈电路1145中的晶体管将锁存的浅睡眠(LLSLP)输出1155的反相传递到节点1151。节点1151处的信号被反相以生成锁存的浅睡眠(LLSLP)信号1155。第二锁存电路1146、1150在本地时钟信号(LCK)912的上升沿上锁存锁存的浅睡眠信号(LLSLP)1155，以生成FLSLP控制信号924。具体地，当本地时钟信号(LCK)912处于逻辑高状态时，第二前馈电路1146中的晶体管将锁存的浅睡眠信号(LLSLP)1155的反相传递到节点1153，并且当本地时钟信号(LCK)912处于逻辑低状态时，第二反馈电路1150中的晶体管将FLSLP输出924的反相传递到节点1153。节点1153处的信号被反相以生成FLSLP控制信号924。
图12是根据实施例的用于控制用于包括存储器单元和字线驱动器的存储器阵列的睡眠操作的示例方法1200的流程图。方法1200可以例如由图1、图4、图6、图7和图9所示的示例性存储电路中的一个执行。在1210处，根据存储器时钟信号生成字线时钟信号和延迟时钟信号。字线时钟信号可以例如由图1、图4、图6和图7所示的解码器114生成。延迟时钟信号例如可以通过图1和图6所示的逻辑电路118、通过图7中所示的逻辑电路118和延迟电路710的结合、或者通过图7中所示的逻辑电路118和延迟电路810的结合来生成。
在1220处，在存储器阵列处接收字线时钟信号，其中字线时钟信号使能和禁能存储器单元的存储器读取和写入操作。存储器单元的读取和写入操作可以例如通过使用图1、图4、图6和图7中所示的开关电路130、132由字线时钟信号来使能或禁能。在1230处，响应于延迟时钟信号和一个或多个电源管理控制信号，生成本地字线睡眠信号。本地字线睡眠信号可以例如由图1所示的锁存电路122或图4、图6和图7所示的锁存电路510生成。
在1240处，使用本地字线睡眠信号来控制字线驱动器的供电。本地字线睡眠信号与延迟时钟信号同步，从而防止本地字线睡眠信号关断字线驱动器的供电，直到通过字线时钟信号禁能存储器单元的存储器读取和写入操作为止。本地字线睡眠信号和延迟时钟信号例如通过使用图1所示的解码器114、逻辑电路118和锁存电路112，图4所示的解码器114、逻辑电路118和锁存电路510，图6所示的解码器114、逻辑电路118、延迟电路710和锁存电路510，或者图7所示的解码器114，逻辑电路118，延迟电路810和锁存电路510来同步。
在一个示例中，存储器系统可以包括：存储器阵列，包括存储器单元和字线驱动器，存储器阵列接收字线时钟信号，字线时钟信号使能和禁能存储器单元的存储器读取操作和存储器写入操作；存储器阵列还包括耦合在字线驱动器和电源之间的开关电路，开关电路由本地字线睡眠信号控制以接通和关断字线驱动器的电源；以及锁存电路，响应于延迟时钟信号和一个或多个电源管理控制信号而生成本地字线睡眠信号，生成都是根据存储器时钟信号而变化的字线时钟信号和延迟时钟信号，其中，锁存电路使本地字线睡眠信号与延迟时钟信号同步，从而防止本地字线睡眠信号关闭字线驱动器的供电，直到存储器单元的存储器读取操作和存储器写入操作由字线路时钟信号禁能为止。
在上述存储器系统中，还包括：时钟发生器，生成根据存储器时钟信号而变化的本地时钟信号，并且其中，生成根据本地时钟信号而变化的字线时钟信号和延迟时钟信号。
在上述存储器系统中，还包括：解码器，响应于本地时钟信号和预解码地址线而生成字线时钟信号。
在上述存储器系统中，还包括：延迟电路，延迟本地时钟信号以生成延迟时钟信号，其中，延迟电路包括偶数个缓冲器，选择缓冲器的数量以使延迟时钟信号和字线时钟信号同步。
在上述存储器系统中，还包括：逻辑电路，被配置为响应于一个或多个电源管理控制信号而生成字线睡眠信号，以及其中，锁存电路响应于延迟时钟信号和字线睡眠信号而生成本地字线睡眠信号。
在上述存储器系统中，还包括：延迟跟踪元件，延迟本地时钟信号以生成延迟时钟信号，其中，延迟跟踪元件被配置为使延迟时钟信号和字线时钟信号同步。
在上述存储器系统中，延迟跟踪电路包括一段导电迹线材料。
在另一个示例中，一种用于控制存储器阵列的睡眠操作的方法，存储器阵列包括存储器单元和字线驱动器，方法包括：生成字线时钟信号和延迟时钟信号作为存储器时钟信号的函数；在存储器阵列处接收字线时钟信号，其中，字线时钟信号使能和禁能存储器单元的存储器读取和写入操作；响应于延迟时钟信号和一个或多个电源管理控制信号，在锁存电路处生成本地字线睡眠信号；使用本地字线睡眠信号控制向字线驱动器的供电；以及将本地字线睡眠信号与延迟时钟信号同步，以防止本地字线睡眠信号关闭字线驱动器的供电，直到通过字线时钟信号禁能存储器单元的存储器读取和写入操作为止。
在上述方法中，还包括：生成根据存储器时钟信号而变化的本地时钟信号，其中，生成字线时钟信号和延迟时钟信号是根据本地时钟信号而变化的。
在上述方法中，还包括：在解码器处，生成根据本地时钟信号和预解码地址线而变化的字线时钟信号。
在上述方法中，还包括：延迟本地时钟信号以生成与字线时钟信号同步的延迟时钟信号。
在上述方法中，还包括：响应于一个或多个电源管理控制信号而生成字线睡眠信号，以及其中，本地字线睡眠信号是响应于延迟时钟信号和字线睡眠信号而生成的。
在另一示例中，存储器系统可以包括存储器阵列，包括具有第一对字线驱动器的第一存储器单元和具有第二对字线驱动器的第二存储器单元，存储器阵列接收字线时钟信号，字线时钟信号使能和禁能第一存储器单元和第二存储器单元的存储器读取操作和存储器写入操作。存储器阵列可以进一步包括：第一开关电路，耦合在第一对字线驱动器和电源之间，第一开关电路由第一本地字线睡眠信号控制以接通和关断向第一对字线驱动器的供电，和第二开关电路，耦合在第二对字线驱动器和电源之间，第二开关电路由第二本地字线睡眠信号控制以接通和关断向第二对字线驱动器的供电。可以包括锁存电路，响应于延迟时钟信号和一个或多个电源管理控制信号而生成第一本地字线睡眠信号和第二本地字线睡眠信号，生成都是根据存储器时钟信号而变化的字线时钟信号和延迟时钟信号，其中，锁存电路使第一本地字线睡眠信号和第二本地字线睡眠信号与延迟时钟信号同步，从而防止第一本地字线睡眠信号和第二本地字线睡眠信号关断向第一对字线驱动器和第二对字线驱动器的供电，直到第一存储器单元和第二存储器单元的存储器读取操作和存储器写入操作由字线时钟信号禁能。
在上述存储器系统中，还包括：时钟发生器，生成根据存储器时钟信号而变化的本地时钟信号，其中，生成根据本地时钟信号而变化的字线时钟信号和延迟时钟信号。
在上述存储器系统中，还包括一个或多个锁存电路，被配置为将一个或多个电源管理控制信号与本地时钟信号同步。
在上述存储器系统中，还包括：解码器，响应于本地时钟信号和预解码地址线而生成字线时钟信号。
在上述存储器系统中，还包括：延迟电路，延迟本地时钟信号以生成延迟时钟信号，其中，延迟电路包括偶数个缓冲器，选择缓冲器的数量以使延迟时钟信号和字线时钟信号同步。
在上述存储器系统中，还包括：逻辑电路，被配置为响应于一个或多个电源管理控制信号而生成字线睡眠信号，以及其中，锁存电路响应于延迟时钟信号和字线睡眠信号而生成第一本地字线睡眠信号和第二本地字线睡眠信号。
在上述存储器系统中，还包括：延迟跟踪元件，延迟本地时钟信号以生成延迟时钟信号，其中，延迟跟踪元件被配置为使延迟时钟信号和字线时钟信号同步。
在上述存储器系统中，延迟跟踪电路包括一段导电迹线材料。
在本公开中描述和示出的技术可以提供一个或多个优点。例如，在实施例中，可以执行所有存储器操作(例如，任务、DFT和流水线)而不会由于同一周期中的电源管理断言而对时序造成影响。作为另一示例，在实施例中，包括锁存电路可以在整个设计覆盖区上引入最小的面积影响(例如，约1％)。作为又一个示例，在实施例中，由于电源管理断言，存储器系统可能不要求验证竞赛边界。
上述概述了几个实施例的特征，以便本领域技术人员可以更好地理解本公开的各个方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改用于实现本文所介绍的实施例的相同目的和/或实现其相同优点的其它过程和结构的基础。本领域技术人员还应当认识到，此类等效结构不背离本发明的精神和范围，并且它们可以在不背离本发明的精神和范围的情况下在本发明中进行各种改变、替换以及改变。

Claims (10)

1.一种存储器系统，包括：
存储器阵列，包括存储器单元和字线驱动器，所述存储器阵列接收字线时钟信号，所述字线时钟信号使能和禁能所述存储器单元的存储器读取操作和存储器写入操作；
所述存储器阵列还包括耦合在所述字线驱动器和电源之间的开关电路，所述开关电路由本地字线睡眠信号控制以接通和关断所述字线驱动器的电源；以及
锁存电路，响应于延迟时钟信号和一个或多个电源管理控制信号而生成所述本地字线睡眠信号，
生成都是根据存储器时钟信号而变化的所述字线时钟信号和所述延迟时钟信号，
其中，所述锁存电路使所述本地字线睡眠信号与所述延迟时钟信号同步，从而防止所述本地字线睡眠信号关闭所述字线驱动器的供电，直到所述存储器单元的存储器读取操作和存储器写入操作由所述字线路时钟信号禁能为止。
2.根据权利要求1所述的存储器系统，还包括：
时钟发生器，生成根据所述存储器时钟信号而变化的本地时钟信号，并且其中，生成根据所述本地时钟信号而变化的所述字线时钟信号和所述延迟时钟信号。
3.根据权利要求2所述的存储器系统，还包括：
解码器，响应于所述本地时钟信号和预解码地址线而生成所述字线时钟信号。
4.根据权利要求3所述的存储器系统，还包括：
延迟电路，延迟所述本地时钟信号以生成所述延迟时钟信号，其中，所述延迟电路包括偶数个缓冲器，选择所述缓冲器的数量以使所述延迟时钟信号和所述字线时钟信号同步。
5.根据权利要求1所述的存储器系统，还包括：
逻辑电路，被配置为响应于所述一个或多个电源管理控制信号而生成字线睡眠信号，以及
其中，所述锁存电路响应于所述延迟时钟信号和所述字线睡眠信号而生成所述本地字线睡眠信号。
6.根据权利要求3所述的存储器系统，还包括：
延迟跟踪元件，延迟所述本地时钟信号以生成所述延迟时钟信号，其中，所述延迟跟踪元件被配置为使所述延迟时钟信号和所述字线时钟信号同步。
7.根据权利要求6所述的存储器系统，其中，所述延迟跟踪电路包括一段导电迹线材料。
8.一种用于控制存储器阵列的睡眠操作的方法，所述存储器阵列包括存储器单元和字线驱动器，所述方法包括：
生成字线时钟信号和延迟时钟信号作为存储器时钟信号的函数；
在所述存储器阵列处接收所述字线时钟信号，其中，所述字线时钟信号使能和禁能所述存储器单元的存储器读取和写入操作；
响应于延迟时钟信号和一个或多个电源管理控制信号，在锁存电路处生成本地字线睡眠信号；
使用所述本地字线睡眠信号控制向所述字线驱动器的供电；以及
将所述本地字线睡眠信号与所述延迟时钟信号同步，以防止所述本地字线睡眠信号关闭所述字线驱动器的供电，直到通过所述字线时钟信号禁能所述存储器单元的存储器读取和写入操作为止。
9.根据权利要求8所述的方法，还包括：
生成根据所述存储器时钟信号而变化的本地时钟信号，其中，生成所述字线时钟信号和所述延迟时钟信号是根据所述本地时钟信号而变化的。
10.一种存储器系统，包括：
存储器阵列，包括具有第一对字线驱动器的第一存储器单元和具有第二对字线驱动器的第二存储器单元，所述存储器阵列接收字线时钟信号，所述字线时钟信号使能和禁能所述第一存储器单元和所述第二存储器单元的存储器读取操作和存储器写入操作；
所述存储器阵列还包括：
第一开关电路，耦合在所述第一对字线驱动器和电源之间，所述第一开关电路由第一本地字线睡眠信号控制以接通和关断向所述第一对字线驱动器的供电，和
第二开关电路，耦合在所述第二对字线驱动器和所述电源之间，所述第二开关电路由第二本地字线睡眠信号控制以接通和关断向所述第二对字线驱动器的供电；
锁存电路，响应于延迟时钟信号和一个或多个电源管理控制信号而生成所述第一本地字线睡眠信号和所述第二本地字线睡眠信号，
生成都是根据存储器时钟信号而变化的字线时钟信号和延迟时钟信号，
其中，所述锁存电路使所述第一本地字线睡眠信号和所述第二本地字线睡眠信号与所述延迟时钟信号同步，从而防止第一本地字线睡眠信号和第二本地字线睡眠信号关断向所述第一对字线驱动器和所述第二对字线驱动器的供电，直到所述第一存储器单元和所述第二存储器单元的存储器读取操作和存储器写入操作由所述字线时钟信号禁能。
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