JP2000076883A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】クロック同期回路がクロックにより動作する
時、ショート電流や充放電電流が発生し電源ラインに電
圧変動が起きる。この変動がＥＭＩノイズ原因となって
いる。またトランジスタ素子動作が高速になるにつれ、
データ入力信号がそのまま出力端子に突き抜ける問題も
考えられる状況にある。 【解決手段】ラッチを２つ組み合わせて構成するフリッ
プフロップのクロック信号をマスターラッチ用とスレー
ブラッチ用で分離させ、さらにそれらクロック間に遅延
回路を設ける構成とした。 【効果】ＥＭＩノイズの低減と安定した回路動作の実現
が可能となる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は記憶保持装置の回路
技術分野に属し、特に記憶保持装置の動作制御を行うク
ロック回路に関するものである。

【０００２】

【従来の技術】図５に従来の技術によるデータ記憶保持
装置の内部構成例を示す。外部データ信号１０４はトラ
ンスミッションゲート１０５に接続し、その出力とトラ
ンスミッションゲート１０７の出力はワイヤードオア接
続され、バッファー１０６に接続する。バッファー１０
６の出力信号である内部信号１１８はトランスミッショ
ンゲート１０７および１０８に接続される。同様にトラ
ンスミッションゲート１０８の出力とトランスミッショ
ンゲート１１０の出力はワイヤードオア接続され、バッ
ファー１０９に接続する。バッファー１０９の出力はト
ランスミッションゲート１１０および外部出力端子１１
１に接続されている。クロック信号１０１はインバータ
１０２に入力し、その出力はインバータ１０３の入力と
内部クロック信号５０３となる。インバータ１０３の出
力である内部クロック信号５０４は内部クロック信号５
０３の反転信号を出力する。これら内部クロック信号５
０３および５０４によりトランスミッションゲート１０
５・１０７・１０８・１１０のオン・オフが制御され
る。

【０００３】クロック信号１０１がローの場合、トラン
スミッションゲート１０５・１１０がオン状態、トラン
スミッションゲート１０７・１０８がオフ状態となる。
よって外部データ信号１０４はトランスミッションゲー
ト１０５を通過しバッファー１０６出力の内部信号１１
８に到達するが、トランスミッションゲート１０７と１
０８がオフしている為ここでストップする。一方トラン
スミッションゲート１１０はオンである為バッファー１
０９との間で閉ループ回路を構成し、信号レベルの保持
機能を果たす。

【０００４】次にクロック信号１０１がローからハイに
変化した瞬間、トランスミッションゲート１０５・１１
０がオフ状態、トランスミッションゲート１０７・１０
８がオン状態に切り替わる。そして内部信号１１８の信
号レベルは、トランスミッションゲート１０７およびバ
ッファー１０６で構成される閉ループ回路により保持さ
れ、トランスミッションゲート１０８およびバッファー
１０９を経て外部出力端子１１１に出力される。つまり
クロック信号１０１がローの時は、回路ブロック１２０
はデータスルー状態になり外部入力データの取り込みを
行い、回路ブロック１２１はデータ保持状態となり保持
信号を外部に出力する。そしてクロック信号１０１がロ
ーからハイに変化した瞬間、回路ブロック１２０はスル
ー状態からデータ保持状態に、回路ブロック１２１はデ
ータ保持状態からスルー状態となり、内部信号１１８の
信号レベルが外部出力端子１１１へ出力される。

【０００５】このようなデータのスルーと保持を制御す
るクロックの極性を変更する事で、クロックの立ち下が
りによりデータ出力を行わせたり、外部データ信号１０
４と回路ブロック１２０との間に機能ブロックを挿入す
る事によりＪＫフリップフロップやスキャンセルを構成
するなど多種多様なフリップフロップに応用されてい
る。

【０００６】図６は従来の技術によるデータ記憶保持装
置の動作波形図である。電源波形６０１は、クロック信
号１０１が変化する事によりインバータ１０２・１０３
内部に発生するショート電流や内部クロック信号５０３
・５０４が接続するトランスミッションゲート１０５・
１０７・１０８・１１０のゲート容量への充放電電流な
どの影響を受け図６に示す様に電源変動する事が広く知
られている。

【０００７】

【発明が解決しようとする課題】しかし図５および図６
の従来技術では下記の問題点を有していた。図６に示す
電源波形６０１のピーク電圧レベルは、１つのフリップ
フロップでは数十〜数百マイクロボルトという極めて小
さな変動である。しかし設計手法が言語設計などに移行
するに伴い、クロック同期回路で設計を行うケースが多
くなってきている。その為殆ど全てのフリップフロップ
がクロック変化により同時に動作する事となり、ＩＣ全
体では大きな電源変動となってしまう。また、フリップ
フロップ間のクロックスキューを小さく抑え安定した回
路動作を実現させる為に、レイアウト技術の一部である
クロックツリーシンセシスを採用する事が主流となりつ
つある。その為、極めて短い時間内に殆ど全てのフリッ
プフロップが動作する状況を作りだし、電源変動のピー
ク集中に拍車をかける結果となっている。また半導体プ
ロセス技術の進歩により、より大規模な回路のＩＣ化が
可能となり、使われるフリップフロップ数も増加する傾
向にある為、前述した電源変動も大きくなる傾向とな
る。この電源変動は、ＩＣの電源ピンや外部出力端子を
通じＩＣ外部へと伝搬する。そして、電磁放射ノイズの
発生原因となり近年問題が深刻になりつつあるＥＭＩノ
イズ規格を満足出来ず、若しくはＥＭＩノイズ対策の為
多大な経費と時間を浪費する事にもなりかねないという
問題点と、電源ノイズにより回路安定動作にも悪影響を
及ぼす危険性があるという問題点を有していた。

【０００８】更に別の問題点として、クロック信号１０
１がハイからローに変化すると、トランスミッションゲ
ート１０５はオフからオン、トランスミッションゲート
１０８はオンからオフへと変化する。トランスミッショ
ンゲート１０５・１０８はＮｃｈトランジスタとＰｃｈ
トランジスタの並列接続で構成され、それぞれのトラン
ジスタのオン・オフ制御は、内部クロック信号５０３お
よび５０４の２つの信号により行なわれる。そして、内
部クロック信号５０４は内部クロック信号５０３より、
遅延時間６０１遅れ変化する。その為クロック信号変化
の過渡期では、早く変化する内部クロック信号５０３に
よりトランスミッションゲート１０５がオフからオンに
変化し、同時刻まだ変化しない内部クロック信号５０４
によってトランスミッションゲート１０８はオン状態を
維持した状態となる。内部クロック信号５０３が変化し
外部データ信号１０４がトランスミッションゲート１０
５とバッファー１０６を経て内部信号１１８に到達する
時間よりも、内部クロック信号５０４によりトランスミ
ッションゲート１０８が完全にオフする時間の方が早け
れば正常動作となるわけである。この時間差は、トラン
スミッションゲート１０５およびバッファー１０６によ
る遅延時間と、内部クロック５０３と５０４が変化する
時間差、つまりインバータ１０３による遅延時間とな
る。通常、バッファー１０６はインバータ２段で構成さ
れている為、少なくともインバータ１個分はバッファー
１０６からの信号変化の方が遅れると考えられる。しか
し、半導体プロセスの微細化が進むにつれ、素子遅延よ
りもゲート容量や配線容量による遅延の方が大きくなる
傾向にあり、また入力波形なまりは半導体素子の固有遅
延と駆動遅延に影響を与える事から、レイアウトいかん
によっては前述の遅延関係が崩れ、インバータ１０３の
遅延がバッファー１０６の遅延より大きくなり外部入力
データ１０４が外部出力信号１１１に突き抜ける危険性
も考えられる。

【０００９】そこで、本発明はこの様な問題点を解決す
るものでその目的とするところは、クロック動作により
発生する電源変動レベルを抑え電磁放射ノイズの低減と
安定した回路動作の実現にある。

【００１０】

【課題を解決するための手段】（手段１）任意のデータ
を記憶保持させる半導体装置の中でも、制御信号に応じ
データの通過と保持を制御する記憶保持回路を２つ組み
合わせた基本構造を持つ記憶保持装置の回路構成におい
て、どちらか片方の記憶保持回路を制御する第１の制御
信号を受け他方の記憶保持回路の制御を行う第２の制御
信号を生成する回路装置を有した事を特徴とする。

【００１１】（手段２）手段１記載の第１の制御信号と
第２の制御信号を生成する回路装置の間に遅延装置を有
した事を特徴とする。

【００１２】

【作用】手段１では、フリップフロップを構成する２つ
のラッチ回路を制御するクロック信号を分離する事によ
り電源変動幅を小さく抑え、電源放射ノイズの低減が可
能となる。

【００１３】手段２では、フリップフロップを構成する
２つのラッチ回路を制御する分離されたクロック信号間
に遅延回路を挿入した事により、電源変動幅を小さく抑
え電磁放射ノイズの低減と安定した回路動作の実現が可
能となる。

【００１４】

【発明の実施の形態】図１に本発明によるデータ記憶保
持装置の内部構成例を示し、図２にその動作信号波形を
示す。従来技術同様、外部データ信号１０４はトランス
ミッションゲート１０５に接続し、その出力とトランス
ミッションゲート１０７の出力はワイヤードオア接続さ
れ、バッファー１０６に接続する。バッファー１０６の
出力信号である内部信号１１８はトランスミッションゲ
ート１０７および１０８に接続される。同様にトランス
ミッションゲート１０８の出力とトランスミッションゲ
ート１１０の出力はワイヤードオア接続され、バッファ
ー１０９に接続する。バッファー１０９の出力はトラン
スミッションゲート１１０および外部出力端子１１１に
接続されている。クロック信号１０１はインバータ１０
２に入力し、その出力はインバータ１０３の入力と内部
クロック信号１１４となる。インバータ１０３は内部ク
ロック信号１１５を出力する。これら内部クロック信号
１１４および１１５は次段の回路ブロック１２１を構成
するトランスミッションゲート１０８・１１０のオン・
オフ制御を行う。内部クロック信号１１５はインバータ
１１２にも接続し、その出力はインバータ１１３の入力
と内部クロック信号１１６となる。インバータ１１３の
出力は内部クロック信号１１７となり、先に説明した内
部クロック信号１１６と共に初段の回路ブロック１２０
を構成するトランスミッションゲート１０５・１０７の
オン・オフ制御を行う。

【００１５】クロック信号１０１がローからハイ若しく
はハイからローに変化すると、まず内部クロック１１４
が変化し、その変化を受けて内部クロック１１５が変化
する。するとインバータ１０２・１０３にはショート電
流が発生する。同時にトランスミッションゲート１０８
や１１０を構成するトランジスターのゲート容量や配線
容量などの寄生容量１３０・１３１の為充放電電流が流
れる。しかし１本の内部クロック信号が駆動するトラン
スミッションゲートの数は従来例に対し半減している
為、寄生容量値が半減し充放電電流値も従来例と比較し
およそ半分に減少する。よって電源波形２０１の電源変
動２０２の振れ幅は従来例図６の電源波形６０１と比べ
低く抑えられている事が分かる。

【００１６】内部クロック１１５信号の変化を受け、内
部クロック信号１１６が変化し、続いて内部クロック信
号１１７が変化する。すると前述した回路動作と同様、
インバータ１１２・１１３にはショート電流が発生す
る。同時にトランスミッションゲート１０５や１０７を
構成するトランジスタのゲート容量や配線容量などの寄
生容量１３２・１３３により充放電電流が流れる。しか
し１本の内部クロック信号が駆動するトランスミッショ
ンゲートの数は従来例に対し半減している為、寄生容量
値が半減し充放電電流値も従来例と比較しおよそ半分に
減少する。よって電源波形２０１の電源変動２０３の振
れ幅は従来例図６の電源波形６０１と比べ低く抑えられ
ている事が分かる。結局外部クロック信号１０１が変化
する事により、電源波形２０１は電源変動２０２と２０
３という２つの山を持った波形になる。この２つの変動
波形の面積の合計は、従来技術による電源変動波形の面
積とほぼ等しくなるものの、ピークレベルは抑えられ緩
やかな電源変動となる為、ＥＭＩノイズの低減が可能と
なる。また、急激な電源変動は回路誤動作の原因ともな
る為、回路の安定動作実現の効果もある。更に、外部ク
ロック信号１０１を真っ先に受ける内部クロック信号１
１４および１１５が駆動するトランスミッションゲート
数は従来例よりも少ない為、内部クロック信号１１４・
１１５は従来よりも早まる。そしてその内部クロックに
より制御される回路ブロック１２１の動作が早まり、結
局外部クロック信号１０１の変化から外部出力１１１の
変化までの時間が従来例よりも早まる。これは、遅延が
問題となる高速動作回路を設計する場合に大きな効果を
発揮する事となる。

【００１７】図３は本発明によるデータ記憶保持装置の
第２の構成例であり、図４はその動作信号波形である。
回路構成は前述とほぼ同じであるが、インバータ１０３
の出力とインバータ１１２の入力との間に、遅延回路３
０１が挿入されている。この遅延回路３０１は通常のト
ランジスタで構成する事もできるが、クロックラインで
ある為出来る限り消費電流を抑え、電源変動の要因とな
らぬような回路構成が必要である。その為この遅延回路
３０１は、通常の回路を構成する時に使用されるトラン
ジスタよりも小さなサイズのトランジスタや、多段直列
接続させたトランジスタなどを使い構成させる。また、
ＩＣの配線材料であるアルミ材やゲートを形成するポリ
シリコンまたは拡散層で構成する事もできるが、電源変
動要因となる充放電電流を抑える為に寄生容量は小さく
抑える事が重要である。

【００１８】内部クロック信号１１６および１１７は、
内部クロック信号１１４および１１５に対し遅延回路３
０１によって生じる遅延時間４１０遅れ変化する。外部
クロック信号１０１がハイからローに変化すると、内部
クロック信号１１４・１１５により内部ブロック１２１
はスルー状態から保持状態へと変化する。つまり、トラ
ンスミッションゲート１０８はオンからオフへと切り替
わる。続いて遅延回路３０１による遅延時間４１０経過
後変化する内部クロック信号１１６・１１７により、回
路ブロック１２０は保持状態からスルー状態へと変化す
る。つまり、トランスミッションゲート１０５はオフか
らオンへと切り替わる。よって外部クロック信号１０１
が立ち下がった瞬間、先ずトランスミッションゲート１
０８がオンからオフに変化し、続いてトランスミッショ
ンゲート１０５がオフからオンに変化する事となり、ト
ランスミッションゲート１０８・１０５両方ともオフの
状態がある。よって、従来例に述べた様なデータが突き
抜けるといった動作不具合を引き起こす問題を確実に回
避する事ができる。

【００１９】

【発明の効果】手段１記載の発明によれば、フリップフ
ロップを構成する２つのラッチ回路を制御するクロック
信号を分離させる事により、回路動作時に発生する電源
変動幅を小さく抑え電源放射ノイズの低減と高回路速動
の実現ができる。

【００２０】手段２記載の発明によれば、フリップフロ
ップを構成する２つのラッチ回路を制御する分離された
クロック信号間に遅延回路を挿入した事により、電源変
動幅を小さく抑え電磁放射ノイズの低減と安定した回路
動作の実現が実現できる。

【図面の簡単な説明】

【図１】本発明の実施例を示す内部回路図。

【図２】本発明の実施例を示す動作波形図。

【図３】本発明の実施例を示す内部回路図。

【図４】本発明の実施例を示す動作波形図。

【図５】従来例を示す内部回路図。

【図６】従来例を示す動作波形図。

【符号の説明】

１０１・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・外部クロック
信号 １０２、１０３、１１２、１１３・・・・・・・インバータ １０４・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・外部データ信
号 １０７、１０８、１１０・・・・・・トランスミッションゲー
ト １０６、１０９・・・・・・・・・・・・・・・・・・・・・・・バッファー １１１・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・外部出力端子 １１８・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・内部信号 １１４、１１５、１１６、１１７・・・・・・・内部クロック
信号 １２０、１２１・・・・・・・・・・・・・・・・・・・・・・・回路ブロック １３０、１３１、１３２、１３３・・・・・・・寄生容量 ２０１・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・電源波形 ２１０、４１０、６１０・・・・・・・・・・・・・・・遅延時間

Claims (2)

【特許請求の範囲】
1. 【請求項１】任意のデータを記憶保持させる半導体装置
   の中でも、制御信号に応じデータの通過と保持を制御す
   る記憶保持回路を２つ組み合わせた基本構造を持つ記憶
   保持装置の回路構成において、どちらか片方の記憶保持
   回路を制御する第１の制御信号を受け他方の記憶保持回
   路の制御を行う第２の制御信号を生成する回路装置を有
   した事を特徴とする半導体装置。
2. 【請求項２】請求項１記載の第１の制御信号と第２の制
   御信号を生成する回路装置の間に遅延装置を有した事を
   特徴とする半導体装置。