KR100652367B1 - Dll을 구비하는 반도체 메모리장치의 출력 핀을 통하여테스트 신호를 입력할 수 있는 클락 발생회로를 구비하는반도체 메모리장치 - Google Patents

Dll을 구비하는 반도체 메모리장치의 출력 핀을 통하여테스트 신호를 입력할 수 있는 클락 발생회로를 구비하는반도체 메모리장치 Download PDF

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Abstract

DLL을 구비하는 반도체 메모리장치의 DLL 온 모드에서 특정구간의 시간을 일정하게 유지시키면서 반도체 메모리장치의 동작을 분석할 수 있는 반도체 메모리장치가 제공된다. 상기 반도체 메모리장치는 제 1핀, 입력버퍼부, 제 1클락 발생부 및 제 2클락 발생부를 구비한다. 상기 제 1핀은 테스트 신호가 입력되며, 상기 입력버퍼부는 제어신호 및 상기 테스트 신호를 버퍼링한다. 상기 제 1클락 버퍼부는 상기 입력버퍼부의 출력신호, 상기 제어신호 및 외부클락에 동기된 내부클락을 발생하는 위상동기 루프의 상기 내부클락에 응답하여, 메모리 셀의 데이터가 출력되는 시간을 제어하고 출력버퍼를 인에이블시키는 제 1클락을 발생하며, 상기 제 2클락 발생부는 상기 입력버퍼부의 출력신호의 반전신호, 상기 제어신호 및 상기 내부클락의 반전클락에 응답하여, 상기 메모리 셀의 데이터가 출력되는 시간을 제어하고 상기 출력버퍼를 인에이블시키는 제 2클락을 발생하며, 상기 제어신호가 활성화되는 테스트 모드에서, 상기 제 1클락 및 상기 제 2클락은 상기 테스트 신호에 응답하여 발생되며, 상기 제어신호가 비활성화되는 노말모드에서, 상기 제 1클락 및 상기 제 2클락은 상기 내부클락에 응답하여 발생된다.

Description

DLL을 구비하는 반도체 메모리장치의 출력 핀을 통하여 테스트 신호를 입력할 수 있는 클락 발생회로를 구비하는 반도체 메모리장치{Semiconductor memory device having clock generating circuit capabling of input test signal via out pin}
도 1은 본 발명의 실시예에 따른 클락발생회로를 나타내는 블락도이다.
도 2는 도 1의 제어신호를 발생하는 제어신호 발생부의 블락도이다.
도 3은 도 1의 입력버퍼부를 나타내는 회로도이다.
도 4는 도 1의 펄스발생부를 나타내는 회로도이다.
도 5는 본 발명의 실시예에 따라 발생된 제 1클락 및 제 2클락을 나타내는 타이밍도이다.
본 발명은 반도체 메모리장치에 관한 것으로, 특히 지연동기루프를 구비하는 반도체 메모리장치의 출력 핀으로 테스트 신호를 인가하여 독출 데이터의 발생시점을 조절할 수 있는 클락발생회로를 구비하는 반도체 메모리장치에 관한 것이다.
위상지연루프(phase locked loop; 이하 'DLL'라 한다.)를 구비하는 반도체 메모리장치의 성능을 분석하는 방법은 DLL을 작동시켜서 분석하는 방법(이하 'DLL 온 모드(DLL- ON mode)라 한다.)과 DLL을 오프 시켜서 분석하는 방법(이하 'DLL 오프 모드(DLL-OFF mode)라 한다.)이 있다.
RAS(Row address strobe)를 입력된 후 얼마나 빨리 CAS(column address strobe)를 입력시킬 있는 가를 나타내는 파라미터, 즉 tRCD( RAS-to-CAS delay time)를 일정하게 유지하고 주파수를 변화시키면서 주파수를 분석하는 경우, DLL 온 모드에서는 DLL을 정상적으로 동작시켜야 하므로 분석할 수 없기 때문에, DLL 오프 모드에서만 분석 할 수 있다.
즉, DLL 온 모드에서 반도체 메모리장치의 파라미터를 분석하는 경우, DLL은 정상적으로 동작하는 동작범위의 한계를 가지고 있으므로, DLL의 동작범위를 넘어서 분석하는 경우 또는 특정구간의 시간(예컨대 tRCD)을 일정하게 유지하고 나머지 구간(도 5의 tCK1, tCK2)을 움직이면서 주파수를 분석하는 것은 DLL의 오동작을 유발한다.
따라서 종래의 DLL을 구비하는 반도체 메모리장치에서는 DLL을 동작시키면서 반도체 메모리 장치의 분석이 불가능하다.
따라서 본 발명이 이루고자하는 기술적인 과제는 DLL 온 모드에서 특정구간의 시간을 일정하게 유지시키면서 반도체 메모리장치의 동작을 분석할 수 있는 반도체 메모리장치를 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 DLL을 구비하는 반도체 메모리장치는 제 1핀 및 클락 발생회로를 구비한다. 상기 제 1핀으로 테스트 신호가 입력되며, 상기 입력버퍼부는 제어신호 및 상기 테스트 신호를 버퍼링한다.
상기 제 1클락 버퍼부는 상기 입력버퍼부의 출력신호, 상기 제어신호 및 외부클락에 동기된 내부클락을 발생하는 위상동기 루프의 상기 내부클락에 응답하여, 메모리 셀의 데이터가 출력되는 시간을 제어하고 출력버퍼를 인에이블시키는 제 1클락을 발생한다.
상기 제 2클락 발생부는 상기 입력버퍼부의 출력신호의 반전신호, 상기 제어신호 및 상기 내부클락의 반전클락에 응답하여, 상기 메모리 셀의 데이터가 출력되는 시간을 제어하고 상기 출력버퍼를 인에이블시키는 제 2클락을 발생한다.
상기 제어신호가 활성화되는 테스트 모드에서, 상기 제 1클락 및 상기 제 2클락은 상기 테스트 신호에 응답하여 발생되며, 상기 제어신호가 비활성화되는 노말모드에서, 상기 제 1클락 및 상기 제 2클락은 상기 내부클락에 응답하여 발생된다.
상기 제 1핀은 반도체 메모리 장치의 출력 핀으로 사용되나, 상기 테스트 모드에서는 테스트 신호를 입력시키는 입력 핀으로도 사용된다. 또한, 상기 테스트 모드에서라도 DLL은 정상적인 동작을 수행한다.
독출 명령에 의하여 상기 데이터 셀에서 독출되는 데이터의 출력시간은 상기 테스트신호에 의하여 조절되는 것이 바람직하다.
상기 제어신호는 모드 레지스터 세트 명령어를 디코딩하는 디코더의 출력신 호 및 입력되는 어드레스를 래치의 출력신호에 응답하여 발생되며, 입력버퍼부는 상기 제어신호에 응답하여 상기 제어신호를 반전시키는 반전부, 상기 반전부의 출력신호, 기준신호 및 상기 테스트 신호에 응답하여 제 1상태 또는 제 2상태를 제 1노드로 출력하는 비교부, 상기 반전부의 출력신호에 응답하여 상기 제 1노드의 출력신호를 리세트할 수 있는 리셋부, 및 상기 제 1노드의 출력신호에 응답하여 상기 입력버퍼부의 출력을 풀업 또는 풀다운 하는 출력구동부를 구비한다.
상기 제 1클락 발생부는 상기 테스트 모드에서 상기 입력버퍼부의 출력신호를 제 1노드로 전송하며, 상기 노말모드에서 상기 내부클락을 상기 제 1노드로 전송하는 제 1선택회로, 및 상기 제 1노드의 출력신호 및 상기 제1노드의 출력신호를 소정시간 지연시키는 제 1지연부의 출력신호에 응답하여 상기 제 1클락을 발생하는 제 1클락 조절부를 구비하며, 상기 제 2클락 발생부는 상기 테스트 모드에서, 상기 입력버퍼부의 출력신호의 반전신호를 제 2노드로 전송하며, 상기 노말모드에서 상기 내부클락의 반전클락을 상기 제 2노드로 전송하는 제 2선택회로, 및 상기 제 2노드의 출력신호 및 상기 제 2노드의 출력신호를 소정시간 지연시키는 제 2지연부의 출력신호에 응답하여 상기 제 2클락을 발생하는 제 2클락 조절부를 구비한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 실시예에 따른 클락발생회로를 나타내는 블락도이다. 도 1을 참조하면, 출력 핀(QFC), 입력버퍼부(1), 펄스발생부(3, 4) 및 인버터(5)를 구비한다.
출력 핀(QFC)은 DLL을 구비하는 반도체 메모리장치의 설계사양 상에서 (specification) 출력핀으로 지정된 핀이며, 출력 핀(QFC)으로 클락 형태의 테스트 신호(CLK_DQ)가 입력된다.
입력버퍼부(1)는 테스트 신호(CLK_DQ) 및 제어신호 발생부(도 2)의 제어신호 (CLK_MRS)를 버퍼링하여 출력신호(QFC_CLK)를 펄스발생부(3) 및 인버터(5)로 출력한다. 입력버퍼부(1)의 상세한 회로도는 도 3에서 상세히 설명된다.
펄스발생부(3)는 외부 클락에 동기된 내부클락을 발생하는 DLL의 내부클락(DLL_CLK), 입력버퍼부(1)의 출력신호(QFC_CLK) 및 제어신호(CLK_MRS)에 응답하여 반도체 메모리 장치의 메모리 셀(미 도시)에 저장된 데이터가 출력되는 시간을 제어하고 출력버퍼(미 도시)를 인에이블(enable)시키는 제 1클락( CLKDQ1)을 발생한다.
펄스발생부(4)는 내부 클락(DLL_CLK)의 반전클락(DLL_CLKB), 입력버퍼부(1)의 출력신호(QFC_CLK)를 반전시키는 인버터(5)의 출력신호, 및 제어신호(CLK_MRS)에 응답하여 반도체 메모리장치의 메모리 셀에 저장된 데이터가 출력되는 시간을 제어하고 출력버퍼(미 도시)를 인에이블시키는 제 2클락(CLKDQ2)을 발생한다.
반도체 메모리장치를 분석하는 경우(이를 '테스트 모드'라 한다.)에는 제어 신호(CLK_MRS)가 활성화(예컨대 논리 '하이')되며, 출력 핀(QFC)을 통하여 테스트 신호(CLK_DQ)가 입력 버퍼부(1)로 입력된다.
그리고, 클락 발생부(3)는 입력버퍼부의 출력신호(QFC_CLK), 제어신호 (CLK_MRS)에 응답하여 제 1클락( CLKDQ1)을 발생한다. 즉, 테스트 모드에서 클락 발생부(3)는 DLL 온 모드에서 발생되는 내부클락(DLL_CLK)에 무관하게 출력 핀(QFC)으로 입력되는 테스트 신호(CLK_DQ)에 응답하여 제 1클락(CLKDQ1)을 발생하며, 출력버퍼(미 도시)는 제 1클락( CLKDQ1)에 응답하여 제 1독출데이터(도 5의 DQ0)를 출력한다.
또한, 클락 발생부(4)는 인버터(5)의 출력신호, 제어신호(CLK_MRS)에 응답하여 제 2클락(CLKDQ2)을 발생한다. 즉, 테스트 모드에서 클락 발생부(4)는 DLL 온 모드에서 발생되는 내부클락(DLL_CLK)에 무관하게 출력 핀(QFC)으로 입력되는 테스트 신호(CLK_DQ)에 응답하여 제 2클락(CLKDQ2)을 발생하며, 출력버퍼(미 도시)는 제 2클락( CLKDQ2)에 응답하여 제 2독출데이터(도 5의 DQ1)를 출력한다.
제어신호(CLK_MRS)가 활성화되지 않는 경우 , 즉 노말 모드의 경우에는 출력 핀(QFC)을 통하여 테스트 신호(CLK_DQ)가 입력 버퍼부(1)로 입력되지 않으며, 펄스 발생부(3)는 내부 클락(DLL_CLK)에 응답하여 제 1클락( CLKDQ1)을 발생하며, 출력버퍼(미 도시)는 제 1클락( CLKDQ1)에 응답하여 제 1독출데이터(도 5의 DQ0)를 출력한다.
또한, 펄스 발생부(4)는 내부 클락의 반전 클락(DLL_CLKB)에 응답하여 제 2클락(CLKDQ2)을 발생하며, 출력버퍼(미 도시)는 제 2클락( CLKDQ2)에 응답하여 제 1독출데이터(도 5의 DQ1)를 출력한다.
도 2는 도 1의 제어신호(CLK_MRS)를 발생하는 제어신호 발생부의 블락도이다. 도 2를 참조하면, 제어신호 발생부는 디코더(7), 래치부(8) 및 MRS 신호발생부 (9)를 구비한다.
디코더(7)는 시스템 클락(CLK)에 동기되어 모드 레지스터 세트의 명령 (MRSCOM)을 디코딩하여 디코딩된 신호(MRENB)를 MRS신호 발생부(9)로 출력한다. 모드 레지스터 세트의 명령(MRSCOM)은 잘 알려져 있으므로 이에 대한 상세한 설명은 생략한다.
래치부(8)는 시스템 클락(CLK)에 동기되어 입력되는 어드레스(ADD)를 래치하고 출력신호(MRADD)를 MRS 신호 발생부(9)로 출력한다.
MRS신호 발생부(9)는 디코더(7)에 의하여 디코딩된 신호(MRENB) 및 래치부 (8)의 출력신호(MRADD)에 응답하여 입력버퍼부(1) 및 펄스 발생부(3, 4)를 인에이블시키고, 제어하는 제어신호(CLK_MRS)를 출력한다. MRS 신호발생부(9)는 논리 곱(AND)게이트로 구성될 수 있다.
도 3은 도 1의 입력버퍼부(1)를 나타내는 회로도이다. 도 3을 참조하면, 입력버퍼(1)는 반전부(31), 비교부(33), 리셋부(35) 및 출력 구동부(39)를 구비하며, 지연부(37)를 더 구비할 수 있다.
반전부(31)는 인버터(11)로 구성되며 입력되는 제어신호(CLK_MRS)를 반전시킨다. 비교부(33)는 전원전압(VCC)과 접지전압(VSS)사이에 접속되며, 기준신호 (VREF)의 전압 레벨에 대한 출력 핀(QFC)으로 입력되는 테스트 신호(CLK_DQ)의 전 압 레벨의 상승 또는 하강에 응답하여 '하이(high)'논리 또는 '로우(low)'논리를 제 1노드(NA)로 출력한다.
비교부(33)의 구성을 구체적으로 보면, 비교부(33)는 인버터(11)의 출력신호에 응답하여 전원 전압(VCC)을 두 개의 피모스 트랜지스터(P3, P5)의 소스로 전달하는 피모스 트랜지스터(P1), 전류 미러를 구성하는 두 개의 피모스 트랜지스터 (P5, P5), 차동 증폭의 기능을 수행하는 2개의 앤모스 트랜지스터(N1, N3) 및 저항 (R)을 구비한다.
그리고 두 개의 피모스 트랜지스터(P5, P5)는 폭(width)과 길이(length)가 각각 동일하다고 가정하고, 2개의 앤모스 트랜지스터(N1, N3)는 폭(width)과 길이(length)가 각각 동일하다고 가정한다.
피모스 트랜지스터(P1)의 게이트 단자로 인버터(11)의 출력신호가 입력되며, 소스 단자는 전원 전압(VCC)에 접속된다. 피모스 트랜지스터(P3, P5)의 소스 단자는 P1에 공통 접속된다. 엔모스 트랜지스터(N1)의 게이트 단자로 기준신호(VREF)가 입력되며, 드레인 단자는 P3의 게이트와 드레인에 접속된다.
엔모스 트랜지스터(N3)의 게이트 단자로 출력핀(QFC)을 통하여 테스트 신호(CLK_DQ)가 입력되며, 드레인 단자는 P5의 드레인 단자와 접속되며, 소스 단자는 N1의 소스 단자와 공통 접속된다.
저항(R)의 일단은 엔모스 트랜지스터(N1, N3)의 소스 단자에 공통 접속되며 타단은 접지전원에 접속되어, 저항(R)은 비교부 (33)에 일정한 전류를 공급한다.
리셋부(35)는 엔모스 트랜지스터(N5)를 구비하며, N5의 게이트 단자로 반전 부(11)의 출력신호가 입력되고, 드레인 단자는 P5의 드레인 단자 즉, 노드(NA)에 접속되며 소스 단자는 접지전원(VSS)에 접속된다. 출력 구동부(39)는 노드(NA)의 신호에 응답하여 출력 구동부(39)의 출력단(QFC_CLK)을 전원 전압(VCC)레벨로 풀-업(Pull up) 또는 접지전원(VSS) 레벨로 풀-다운(pull down)한다.
출력구동부(39)는 게이트 단자가 노드(NA)에 접속되고 소스 단자가 전원 전압(VCC)에 접속되며, 드레인 단자가 출력단(QFC_CLK)에 접속되는 피모스 트랜지스터(P7)와 게이트 단자가 노드(NA)에 접속되고 소스 단자가 접지전압(VSS)에 접속되며, 드레인 단자가 출력단(QFC_CLK)에 접속되는 엔모스 트랜지스터(N7)를 구비한다.
입력버퍼부(1)는 노드(NA)와 출력 구동부(39)사이에 지연부(37)를 더 구비할 수 있으며, 지연부(37)는 다수개의 인버터(13, 15)를 구비할 수 있다.
입력버퍼부(1)의 동작을 단단히 설명하면, 다음과 같다. 제어신호 출력신호(CLK_MRS)가 활성화(예컨대 논리 '하이')가 되면, 인버터(11)의 출력신호는 논리 로우가 되므로 P1은 턴-온되므로, 전원 전압(VCC)이 P3 및 P5의 소스 단자로 인가된다.
우선, 출력핀(QFC)으로 입력되는 테스트 신호(CLK_DQ)의 전압 레벨이 기준신호(VREF)보다 높으면, 트랜지스터 N3을 통하여 흐르는 전자의 양이 트랜지스터 N1을 통하여 흐르는 전자의 양보다 많아지므로 노드(NA)의 신호는 트랜지스터 N3의 영향에 지배되어 논리 '로우'레벨로 하강한다.
인버터(11)의 출력신호는 논리 '로우'이므로 트랜지스터 N5는 턴오프되어 노 드(NA)의 신호가 출력구동부(39)의 P7의 게이트 단자로 전달되어 입력버퍼부(1)의 출력신호(QFC_CLK)는 논리 하이레벨로 상승한다.
다음으로 출력핀(QFC)으로 입력되는 테스트 신호(CLK_DQ)의 전압 레벨이 기준신호(VREF)보다 낮으면, 트랜지스터 N1을 통하여 흐르는 전자의 양이 트랜지스터 N3을 통하여 흐르는 전자의 양보다 많아지므로 트랜지스터 P3 및 트랜지스터 P5가 턴-온(turn-on)이 되고, 노드(NA)의 신호는 트랜지스터 N1의 영향에 지배되어 논리 '하이'레벨로 상승한다.
인버터(11)의 출력신호는 논리 '로우'이므로 N5는 턴-오프(turn-off)되어 노드(NA)의 신호가 출력구동부(39)의 트랜지스터 N7의 게이트 단자로 전달되어 입력버퍼부(1)의 출력신호(QFC_CLK)는 논리 로우레벨로 하강한다.
그러나 제어신호(CLK_MRS)가 논리 '로우'인 경우, 인버터(11)의 출력신호는 논리 하이가 되므로 트랜지스터 P1은 턴오프온되고, 트랜지스터 N5는 턴 온이 되어 노드(NA)는 로우레벨로 하강한다.
도 4는 도 1의 펄스발생부(3, 4)를 나타내는 회로도이다. 도 4를 참조하면, 펄스발생부(3, 4)는 선택부(30) 및 펄스 폭 조절부(40)를 구비한다.
선택부(30)는 내부클락(DLL_CLK), 제어신호(CLK_MRS) 및 입력버퍼부(1)의 출력신호(QFC_CLK)에 응답하여 노드(NB)로 출력한다.
선택부(30)는 제어신호(CLK_MRS) 및 입력버퍼부(1)의 출력신호(QFC_CLK)에 응답하는 제 1NAND 게이트(31), DLL의 출력신호(DLL_CLK) 및 인버터(33)에 의하여 제어신호(CLK_MRS)를 반전시킨 신호에 응답하는 제 2NAND게이트(35) 및 제 1NAND 게이트(31) 및 제 2 NAND 게이트(35)의 출력신호에 응답하는 제 3 NAND 게이트(37)를 구비한다.
선택부(30)는 제어신호 (CLK_MRS)가 비활성(예컨대 논리 '로우')화되는 경우에는 내부 클락(DLL_CLK)를 노드(NB)로 전송하며, 제어신호(CLK_MRS)가 활성화(예컨대 논리 '하이')되는 경우에는 입력버퍼부(1)의 출력신호(QFC_CLK)를 노드 (NB)로 출력한다.
클락 조절부(40)는 노드(NB)와 노드 (NC)사이에 노드(NB)의 출력신호를 소정시간 지연시키기 위한 다수개의 인버터(39, 41, 43, 45, 47) 및 RC로딩을 위한 저항(R1, R2, R3, R4, R5, R6)과 커패시턴스(C1, C2, C3, C4)를 구한다.
제 4 NAND 게이트(51)는 노드(NB)의 출력신호 및 노드(NC)의 출력신호를 부정 논리곱하며, 제 5 NAND 게이트(53)는 노드(ND)의 출력신호 및 노드(NB)의 출력신호를 부정 논리 곱한다. 인버터(55)는 제 5 NAND 게이트(53)의 출력신호를 반전시켜 제 1클락(CLKDQ)을 발생시킨다.
따라서 펄스발생부(3, 4)는 제어신호(CLK_MRS)가 활성화되면, DLL의 출력신호인 내부클락(DLL_CLK, DLL_CLKB)에 무관하게, 출력핀(QFC)으로 입력되는 테스트 신호(CLK_DQ)에 의하여 제 클락(CLKDQ1) 또는 제 2클락(CLKDQ2)을 발생한다.
반도체 메모리장치의 출력버퍼는 제 1클락(CLKDQ1) 또는 제 2클락(CLKDQ2)에 응답하여 메모리 컨트롤러로부터 발생된 어드레스 및 명령신호를 수신하여 반도체 메모리장치의 메모리 셀 어레이(미 도시)로부터 데이터를 출력한다.
도 5는 본 발명의 실시예에 따라 발생된 제 1클락 및 제 2클락을 나타내는 타이밍도이다. 도 5를 참조하면, 본 발명의 실시예에 따른 클락 발생회로를 구비하는 반도체 메모리장치는 DLL 온 모드에서 tRCD를 20 나노초(nanosecond)로 고정시키고, 제 1가변 클락(tCK1)을 8나노초 도는 제 2가변 클락(tCK2)을 16나노초로 가변시켜도 DLL이 오동작을 일으키지 않으며, 반도체 메모리장치도 오동작을 일으키지 않는다.
테스트 모드에서 반도체 메모리장치의 설계 사양에 출력 핀(QFC)으로 지정된 핀을 테스트 신호(CLK_DQ)를 입력시키기 위한 핀으로 사용하여 소정의 클락(CLKDQ1, CLKDQ2)을 발생시킬 수 있으므로, 펄스 발생부(3, 4)에 입력되는 내부 클락(DLL_CLK)과 무관하게 DLL 온 모드에서 제 1클락(CLKDQ1) 또는 제 2클락(CLKDQ2)을 발생시킴으로 인하여 특정시간(tRCD)을 일정하게 유지시키면서 반도체 메모리의 동작시키게 되어 좀 더 세밀한 분석이 가능하다.
또한, 출력핀(QFC)으로 인가되는 테스트 신호(CLK_DQ)에 의하여 메모리 셀의 독출 데이터(DQ0, DQ1)발생 시점을 제어할 수 있으며, DLL 온 모드에서 독출 데이터(DQ0, DQ1)발생 시점을 제어 할 수 있다. 그리고, DLL 온 모드에서 DLL의 오동작에 영향을 받지 않고, 출력 핀으로 인가되는 테스트 신호에 의하여 메모리의 동작이 이루어진다.
따라서, 종래의 DLL 온 모드에서 tRCD를 일정하게 유지하고 주파수를 가변하면서 주파수를 분석하는 것이 불가능하였으나, DLL과 반도체 메모리장치의 독립성을 제공한 본 발명에 의한 실시예에 따르면 DLL 온 모드에서 tRCD를 일정하게 유지하고 주파수를 가변하면서 주파수를 분석하는 것이 가능하다. 즉, 반도체 메모리 장치의 동작만으로도 메모리 셀의 페일(fail) 발생여부에 대한 분석이 가능하다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 클락 발생회로를 구비하는 반도체 메모리장치는 DLL 온 모드에서 tRCD를 일정하게 유지하고 주파수를 가변하면서 주파수를 분석하는 것이 가능하다.
또한, 출력핀을 이용하여 반도체 메모리장치를 테스트 할 수 있으며, 출력핀으로 입력되는 테스트 신호에 의하여 독출 데이터의 발생시점을 제어할 수 있는 장점이 있다.

Claims (8)

  1. 테스트 신호가 입력되는 제 1핀; 및
    제어신호 및 상기 테스트 신호를 버퍼링하는 입력버퍼부;
    상기 입력버퍼부의 출력신호, 상기 제어신호 및 외부클락에 동기된 내부클락을 발생하는 위상동기 루프의 상기 내부클락에 응답하여, 메모리 셀의 데이터가 출력되는 시간을 제어하고 출력버퍼를 인에이블시키는 제 1클락을 발생하는 제 1클락 발생부;
    상기 입력버퍼부의 출력신호의 반전신호, 상기 제어신호 및 상기 내부클락의 반전클락에 응답하여, 상기 메모리 셀의 데이터가 출력되는 시간을 제어하고 상기 출력버퍼를 인에이블시키는 제 2클락을 발생하는 제 2클락 발생부를 구비하며,
    상기 제어신호가 활성화되는 테스트 모드에서, 상기 제 1클락 및 상기 제 2클락은 상기 테스트 신호에 응답하여 발생되며,
    상기 제어신호가 비활성화되는 노말모드에서, 상기 제 1클락 및 상기 제 2클락은 상기 내부클락에 응답하여 발생되는 것을 특징으로 하는 클락 발생회로;를 구비하는 반도체 메모리장치.
  2. 제 1항에 있어서, 상기 제 1핀은,
    상기 반도체 메모리 장치의 출력 핀으로 사용되며, 상기 테스트 모드에서 상기 제 1핀을 통하여 상기 테스트 신호를 입력시킬 수 있는 것을 특징으로 하는 반도체 메모리장치.
  3. 제 1항에 있어서, 상기 지연동기 루프는,
    상기 테스트 모드에서도 동작을 하는 것을 특징으로 하는 반도체 메모리장치.
  4. 제 1항에 있어서, 상기 메모리 셀의 데이터가 출력되는 시간은 상기 테스트 신호에 의하여 조절되는 것을 특징으로 하는 반도체 메모리장치.
  5. 제 1항에 있어서, 상기 제어신호는 모드 레지스터 세트 명령어를 디코딩하는 디코더의 출력신호 및 입력되는 어드레스를 래치의 출력신호에 응답하여 발생되는 것을 특징으로 하는 것을 특징으로 하는 반도체 메모리장치.
  6. 제 1항에 있어서, 입력버퍼부는,
    상기 제어신호에 응답하여 상기 제어신호를 반전시키는 반전부;
    상기 반전부의 출력신호, 기준신호 및 상기 테스트 신호에 응답하여 제 1상태 또는 제 2상태를 제 1노드로 출력하는 비교부;
    상기 반전부의 출력신호에 응답하여 상기 제 1노드의 출력신호를 리세트할 수 있는 리셋부; 및
    상기 제 1노드의 출력신호에 응답하여 상기 입력버퍼부의 출력을 풀업 또는 풀다운 하는 출력구동부를 구비하는 것을 특징으로 하는 반도체 메모리장치.
  7. 제 6항에 있어서, 상기 입력버퍼부는,
    상기 제 1노드의 출력신호를 소정시간 지연시키는 지연부를 상기 제 1노드와 상기 출력 구동부 사이에 더 구비하는 것을 특징으로 하는 반도체 메모리장치.
  8. 제 1항에 있어서, 상기 제 1클락 발생부는,
    상기 테스트 모드에서, 상기 입력버퍼부의 출력신호를 제 1노드로 전송하며, 상기 노말모드에서 상기 내부클락을 상기 제 1노드로 전송하는 제 1선택회로; 및
    상기 제 1노드의 출력신호 및 상기 제1노드의 출력신호를 소정시간 지연시키는 제 1지연부의 출력신호에 응답하여 상기 제 1클락을 발생하는 제 1클락 조절부를 구비하며,
    상기 제 2클락 발생부는,
    상기 테스트 모드에서, 상기 입력버퍼부의 출력신호의 반전신호를 제 2노드로 전송하며, 상기 노말모드에서 상기 내부클락의 반전클락을 상기 제 2노드로 전송하는 제 2선택회로; 및
    상기 제 2노드의 출력신호 및 상기 제 2노드의 출력신호를 소정시간 지연시키는 제 2지연부의 출력신호에 응답하여 상기 제 2클락을 발생하는 제 2클락 조절부를 구비하는 것을 특징으로 하는 반도체 메모리장치.
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