JP5621704B2 - 半導体記憶装置 - Google Patents

Description

本発明は、半導体記憶装置に関する。

携帯機器等に使用される半導体回路にとって、待機電力の削減は、重要な課題である。半導体回路の待機電力を削減する手法として、回路にスイッチを設けておき、未使用時に電源を部分的に切断する手法がある。ある一定の期間使用しない回路について、該当する回路の電源を部分的に切断することによって待機電力を削減するモードは、通常の動作モードと区別し、例えばパワーダウンモードと呼ばれる。

ＳＲＡＭ（Static Random Access Memory）等のメモリマクロ（半導体記憶装置）では、パワーダウンモードの間、メモリセルアレイの電源を切断してしまうと、記憶情報が破壊されてしまう。そのため、プリデコーダ、ワードラインドライバ等の周辺回路の電源を切断したり、メモリセルに接続されているビットラインの電源を切断したりすることによって、待機電力の削減が図られている。

尚、ＳＲＡＭ等のメモリマクロに関し、メモリセルアレイに対するアクセスに際して、プリチャージするコラムのビットラインや、ビットラインのプリチャージのタイミングを制御することで、消費電力の低減を図る技術等も知られている。また、ＳＲＡＭ等のメモリマクロに関しては、動作速度向上等の観点から、メモリセルアレイを複数のブロックに分割する技術等も知られている。

特開平０１−０９８１８６号公報 特開平０２−１４８４９７号公報 特開２００１−３１９４７９号公報

ところで、メモリセルアレイの各メモリセルに接続されているビットラインを電源から切断してフローティングにするようなパワーダウンモードを備えたメモリマクロでは、次のような問題が生じる可能性がある。

例えば、パワーダウンモードの後、メモリセルアレイに対するアクセスが可能になる通常の動作モードへと遷移させる際、モードの遷移を制御する制御信号に基づき、フローティングとされていた全てのビットラインが電源に再接続され、プリチャージされる。しかし、この時、全てのビットラインが一度に電源に再接続されるため、メモリマクロに比較的大きな電流が流れ込み、メモリマクロが搭載されたチップ全体で電圧降下が発生する可能性がある。その場合、メモリマクロにおいては、保持していた記憶情報が破壊されてしまう恐れがある。

このような問題は、チップに搭載されるメモリマクロの大容量化に伴い、より深刻なものとなり得る。

本発明の一観点によれば、メモリセルに接続されたビットラインを含む複数のメモリセルアレイブロックを有し、前記複数のメモリセルアレイブロックに対してアクセスが可能な第１モードと、前記複数のメモリセルアレイブロックのビットラインをフローティングにする第２モードとを備え、前記第２モードから前記第１モードへの遷移時に、前記複数のメモリセルアレイブロックのうちアクセスされるメモリセルアレイブロックのビットラインのみを順次プリチャージし、前記複数のメモリセルアレイブロックのそれぞれに対して、フリップフロップ、第１インバータ回路、第２インバータ回路、第３インバータ回路、第１ＮＡＮＤゲート回路、及び第２ＮＡＮＤゲート回路を含み、前記フリップフロップは、前記複数のメモリセルアレイブロックから前記アクセスされるメモリセルアレイブロックを選択する選択信号と、前記第１モード又は前記第２モードに制御するモード制御信号を入力とし、前記第１ＮＡＮＤゲート回路は、前記フリップフロップの出力の前記第１インバータ回路による反転信号と、前記モード制御信号の前記第２インバータ回路による反転信号とを入力とし、前記第２ＮＡＮＤゲート回路は、前記第１ＮＡＮＤゲート回路の出力の前記第３インバータ回路による反転信号と、プリチャージするタイミングを示すプリチャージ制御信号とを入力とし、前記第２ＮＡＮＤゲート回路の出力を用いて、前記アクセスされるメモリセルアレイブロックのビットラインをプリチャージする半導体記憶装置が提供される。

開示の半導体記憶装置によれば、ビットラインをフローティングにするモードからアクセスが可能なモードへの遷移時に、大電流の流れ込み、それによる電圧降下の発生を抑制し、記憶情報の破壊を抑制することが可能になる。

階層化されたＳＲＡＭマクロの一例を示す図である。 ＳＲＡＭマクロにおけるメモリセルアレイブロックとローカルＩＯ回路の一部の構成例を示す図である。 ＳＲＡＭマクロの回路図の一例（その１）である。 ＳＲＡＭマクロの回路図の一例（その２）である。 フリップフロップの真理値表である。 タイミングチャートの一例である。

以下、半導体記憶装置について、ＳＲＡＭマクロを例に、詳細に説明する。
まず、ＳＲＡＭマクロに適用される階層構造について説明する。
図１に階層化されたＳＲＡＭマクロの一例を示す。

図１に示すＳＲＡＭマクロ１００は、４つのメモリセルアレイブロック１１ａ，１１ｂ，１１ｃ，１１ｄと、２つのローカルＩＯ回路１２ａ，１２ｂを含んでいる。更に、ＳＲＡＭマクロ１００は、内部制御信号を生成するクロックパルス生成回路３０、指定されたアドレスに従ってメモリセルアレイブロック１１ａ，１１ｂ，１１ｃ，１１ｄを選択するデコーダ回路２０、及びＩＯ回路４０を含んでいる。メモリセルアレイブロック１１ａ，１１ｂは、ローカルＩＯ回路１２ａに接続され、メモリセルアレイブロック１１ｃ，１１ｄは、ローカルＩＯ回路１２ｂに接続されている。各ローカルＩＯ回路１２ａ，１２ｂは、マクロ下端のＩＯ回路４０に接続されている。

ここで、ＳＲＡＭマクロにおけるメモリセルアレイブロックとローカルＩＯ回路の一部の構成例を図２に示す。図２には、図１に示したメモリセルアレイブロック１１ａとローカルＩＯ回路１２ａの一部を例示している。尚、図２では、ワードラインの図示は省略している。

メモリセルアレイブロック１１ａは、複数のメモリセル１１ｍと、メモリセル１１ｍに接続された複数のビットライン対ＢＬ，／ＢＬを含む。ローカルＩＯ回路１２ａは、メモリセルアレイブロック１１ａの各ビットライン対ＢＬ，／ＢＬに接続されたプリチャージ回路５０及びコラムスイッチ７０、並びにビットライン対ＢＬ，／ＢＬがデータバスライン９１，９２を介して接続されるセンスアンプ８０を含む。

各プリチャージ回路５０は、プリチャージ信号ＰＣｉ（ｉ＝０〜ｎ）に基づき、それに接続されたビットライン対ＢＬ，／ＢＬの電源との接続（プリチャージ）又は切断（フローティング）を行う。コラムスイッチ７０は、コラム選択信号ＣＳｉ（ｉ＝０〜ｎ）に基づき、メモリセルアレイブロック１１ａの所定のビットライン対ＢＬ，／ＢＬを選択する（コラム選択）。コラム選択信号ＣＳｉ（ｉ＝０〜ｎ）に基づいていずれかのコラムスイッチ７０が選択されると、選択されたコラムのビットライン対ＢＬ，／ＢＬがデータバスライン９１，９２と接続される。これにより、選択されたコラムのビットライン対ＢＬ，／ＢＬの振幅がデータバスライン９１，９２に伝わるようになる。選択されたコラムのビットライン対ＢＬ，／ＢＬの振幅がデータバスライン９１，９２に伝わった後、そのコラムスイッチ７０を閉じ、センスアンプ８０をセンスアンプ起動信号ＳＡＥに基づいて起動する。これにより、データバスライン９１，９２の信号がセンスアンプ８０で増幅され、センスアンプ８０から出力される。

ローカルＩＯ回路１２ａには、この図２に例示するメモリセルアレイブロック１１ａと共に接続される、図１のもう一方のメモリセルアレイブロック１１ｂについても同様に、その各ビットライン対ＢＬ，／ＢＬに接続されたプリチャージ回路及びコラムスイッチが設けられる。センスアンプ８０は、両メモリセルアレイブロック１１ａ，１１ｂについて共通に用いられ、メモリセルアレイブロック１１ｂ側のコラムスイッチで選択されたビットライン対ＢＬ，／ＢＬも上記センスアンプ８０に接続され、増幅されるようになっている。

また、図１に示したもう一方のローカルＩＯ回路１２ｂについても同様に、メモリセルアレイブロック１１ｃ，１１ｄのそれぞれに対して設けられたプリチャージ回路及びコラムスイッチ、並びにメモリセルアレイブロック１１ｃ，１１ｄに共通のセンスアンプが設けられる。

ＳＲＡＭマクロ１００の構成について更に述べる。
図１のデコーダ回路２０には、メモリセルアレイブロック１１ａ，１１ｂ，１１ｃ，１１ｄ内のメモリセルに接続される所定のワードラインを選択するワードラインドライバ、ローカルＩＯ回路１２ａ，１２ｂに含まれるコラムスイッチを制御する回路が含まれる。更に、デコーダ回路２０には、ＳＲＡＭマクロ１００のパワーダウンモードへの遷移、パワーダウンモードから通常動作モードへの遷移を制御する回路（モード制御回路）が含まれる。尚、通常動作モード及びパワーダウンモードについては後述する。モード制御回路は、ローカルＩＯ回路１２ａ，１２ｂそれぞれに含まれるプリチャージ回路に接続され、プリチャージ回路によるビットラインのプリチャージ又はフローティングを制御する。

クロックパルス生成回路３０は、外部から入力されるクロック信号、アドレス信号等に基づき、内部制御信号を生成する。デコーダ回路２０は、クロックパルス生成回路３０で生成される内部制御信号に基づき、各種信号を生成する。例えば、デコーダ回路２０は、ワードラインドライバで所定のワードラインを選択する信号、コラムスイッチで所定のコラムを選択する信号、センスアンプを起動させる信号、モード制御回路及びプリチャージ回路の制御に用いる信号を生成する。

ＩＯ回路４０は、メモリセルアレイブロック１１ａ，１１ｂ，１１ｃ，１１ｄ及びローカルＩＯ回路１２ａ，１２ｂと共に、ＳＲＡＭマクロ１００に対する書き込み動作、読み出し動作を行う。例えば、ローカルＩＯ回路１２ａ，１２ｂを１本のビットライン（グローバルビットライン）でＩＯ回路４０と接続し、そのビットラインを用いて、メモリセルアレイブロック１１ａ，１１ｂ，１１ｃ，１１ｄに記憶されている情報を読み出す。

上記のような階層構造を採用することにより、個々のビットラインに繋がるメモリセルの個数を減らすことができ、各メモリセルアレイブロック１１ａ，１１ｂ，１１ｃ，１１ｄに対する書き込み、読み出し動作時のビットラインの負荷を軽減することができる。それにより、ＳＲＡＭマクロ１００の処理動作の高速化が図られるようになる。

上記のようなＳＲＡＭマクロ１００において、各メモリセルアレイブロック１１ａ，１１ｂ，１１ｃ，１１ｄに対するアクセスが可能な動作モードを通常動作モードと言う。ＳＲＡＭマクロ１００は、このような通常動作モードを備えるほか、メモリセルアレイブロック１１ａ，１１ｂ，１１ｃ，１１ｄに属する全てのビットラインをフローティングにするモードを備える。ここでは、このようなモードをパワーダウンモードと言う。例えば、ＳＲＡＭマクロ１００は、ある一定期間、いずれのメモリセルアレイブロック１１ａ，１１ｂ，１１ｃ，１１ｄに対してもアクセスを行わない場合に、所定の制御信号に基づき、パワーダウンモードに遷移する。パワーダウンモードに遷移することにより、待機電力を削減する。

ここで、パワーダウンモードでビットラインをフローティングにする回路の一例について説明する。
まず、ＳＲＡＭマクロの一形態について説明する。

図３はＳＲＡＭマクロの回路図の一例である。
図３には、ＳＲＡＭマクロ１００Ａが備える複数のメモリセルアレイブロックのうちの１つのメモリセルアレイブロック１１（１１ａ，１１ｂ，１１ｃ又は１１ｄ）とそれに接続されているローカルＩＯ回路１２（１２ａ又は１２ｂ）の一部、並びにデコーダ回路２０の一部を例示している。尚、図３では、ワードラインの図示は省略している。

メモリセルアレイブロック１１内のメモリセル１１ｍは、所定数ずつ、ビットライン対ＢＬ，／ＢＬに接続されている。各ビットライン対ＢＬ，／ＢＬはそれぞれ、ローカルＩＯ回路１２に含まれる各プリチャージ回路５０に接続されている。

各プリチャージ回路５０は、例えば、Ｐチャネル型ＭＯＳ（Metal Oxide Semiconductor）電界効果トランジスタ（ＰＭＯＳ）５１，５２，５３、及びＮＡＮＤゲート回路５４を含む。各プリチャージ回路５０のＰＭＯＳ５１，５２，５３のゲートには、ＮＡＮＤゲート回路５４の出力が、プリチャージ信号ＰＣｉ（ｉ＝０〜ｎ）として入力される。

各プリチャージ回路５０は、プリチャージ信号ＰＣｉ（ｉ＝０〜ｎ）によってＰＭＯＳ５１，５２，５３が全てオン状態とされた時に、それに接続されているビットライン対ＢＬ，／ＢＬを、電源電位（ＶＤＤ）レベル（ハイレベル（Ｈレベル））にプリチャージする。また、各プリチャージ回路５０は、ＰＭＯＳ５１，５２，５３が全てオフ状態とされている時は、それに接続されているビットライン対ＢＬ，／ＢＬを、電源から切断し、フローティング（ロウレベル（Ｌレベル））にする。

プリチャージ信号ＰＣｉ（ｉ＝０〜ｎ）を出力するＮＡＮＤゲート回路５４には、デコーダ回路２０側からパワーダウンモード制御信号ＰＤの反転信号と、プリチャージ制御信号ＰＣＸが入力される。

パワーダウンモード制御信号ＰＤは、通常動作モードとパワーダウンモードを制御する信号である。パワーダウンモード制御信号ＰＤは、ローカルＩＯ回路１２に設けられたＮＯＴゲート（インバータ）回路５５を介して、ＮＡＮＤゲート回路５４に入力される。プリチャージ制御信号ＰＣＸは、プリチャージのタイミングを制御する信号である。プリチャージ制御信号ＰＣＸは、上記のクロックパルス生成回路３０で生成される内部制御信号に基づき、デコーダ回路２０で処理され、ローカルＩＯ回路１２に入力される。

ＳＲＡＭマクロ１００Ａに対するアクセスを行う通常動作モードでは、パワーダウンモード制御信号ＰＤがＬレベルとされる。パワーダウンモード制御信号ＰＤは、インバータ回路５５で反転され、その反転されたＨレベルの出力信号ＰＤＸがＮＡＮＤゲート回路５４に入力される。

通常動作モードでの書き込み、読み出し前は、アクセスされるローカルＩＯ回路１２に入力されるプリチャージ制御信号ＰＣＸがＨレベルとされ、Ｈレベルのプリチャージ制御信号ＰＣＸがＮＡＮＤゲート回路５４に入力される。この時、ＮＡＮＤゲート回路５４の出力、即ちプリチャージ信号ＰＣｉ（ｉ＝０〜ｎ）はＬレベルとなる。従って、各プリチャージ回路５０のＰＭＯＳ５１，５２，５３が全てオン状態となり、各ビットライン対ＢＬ，／ＢＬが電源に接続され、プリチャージされる。

通常動作モードでの書き込み、読み出し時には、アクセスされるローカルＩＯ回路１２に入力されるプリチャージ制御信号ＰＣＸがＬレベルとなり、そのＬレベルのプリチャージ制御信号ＰＣＸがＮＡＮＤゲート回路５４に入力される。この時、ＮＡＮＤゲート回路５４の出力であるプリチャージ信号ＰＣｉ（ｉ＝０〜ｎ）はＨレベルとなる。従って、各プリチャージ回路５０のＰＭＯＳ５１，５２，５３が全てオフ状態となり、各ビットライン対ＢＬ，／ＢＬが電源から切断され、フローティングになり、書き込み、読み出しが可能な状態になる。その後、プリチャージ制御信号ＰＣＸがＬレベルからＨレベルとされると、各ビットライン対ＢＬ，／ＢＬが再びプリチャージされるようになる。

ＳＲＡＭマクロ１００Ａは、ある一定期間、図３に示したメモリセルアレイブロック１１を含むいずれのメモリセルアレイブロックに対してもアクセスを行わない場合には、パワーダウンモードに遷移（移行）する。

図３のメモリセルアレイブロック１１を例に述べると、パワーダウンモードでは、パワーダウンモード制御信号ＰＤがＨレベルとされる。この場合は、インバータ回路５５の出力信号ＰＤＸがＬレベルとなるため、プリチャージ制御信号ＰＣＸがどのような値をとっても、ＮＡＮＤゲート回路５４の出力であるプリチャージ信号ＰＣｉ（ｉ＝０〜ｎ）はＨレベルとなる。従って、各プリチャージ回路５０のＰＭＯＳ５１，５２，５３が全てオフ状態となり、メモリセルアレイブロック１１に属するビットライン対ＢＬ，／ＢＬが全てフローティングになる。

パワーダウンモードでは、ＳＲＡＭマクロ１００Ａに含まれる全てのメモリセルアレイブロックについて同様の動作が行われる。ＳＲＡＭマクロ１００Ａでは、パワーダウンモードに移行することで、全てのメモリセルアレイブロックのビットラインＢＬ，／ＢＬが一斉にフローティングになり、各ビットラインＢＬ，／ＢＬからメモリセル１１ｍのグランドに抜けるリーク電流の削減が図られる。即ち、ＳＲＡＭマクロ１００Ａのメモリセル１１ｍにおける、ビットラインＢＬ，／ＢＬに接続されているトランスファトランジスタから、グランド接続されているドライバトランジスタのそのグランドに抜けるリーク電流の削減が図られる。このようなリーク電流の削減をＳＲＡＭマクロ１００Ａ全体で行うことで、その待機時の消費電力の削減が図られる。

パワーダウンモードから通常動作モードに復帰する場合には、プリチャージ制御信号ＰＣＸがＨレベルとされ、パワーダウンモード制御信号ＰＤがＬレベルとされて、ビットラインＢＬ，／ＢＬがプリチャージされる。

但し、図３に示したＳＲＡＭマクロ１００Ａの場合、パワーダウンモードからの復帰の際、Ｌレベルのパワーダウンモード制御信号ＰＤが、ＳＲＡＭマクロ１００Ａ内の全てのローカルＩＯ回路１２に同様に入力される。そして、全てのローカルＩＯ回路１２のプリチャージ回路５０でプリチャージ信号ＰＣｉ（ｉ＝０〜ｎ）がＬレベルとなることで、ＳＲＡＭマクロ１００Ａ内の全てのビットラインＢＬ，／ＢＬが一度に電源に接続され、プリチャージされるようになる。

この時、ＳＲＡＭマクロ１００Ａには、その容量にもよるが、全てのビットラインＢＬ，／ＢＬのプリチャージに要する比較的大きな電流が流れ込み、ＳＲＡＭマクロ１００Ａが搭載されるチップ（半導体装置）において電源電圧の降下が発生する可能性がある。そのような電圧降下が発生した場合、ＳＲＡＭマクロ１００Ａにおいては、記憶情報が破壊されてしまうといったことも起こりかねない。

尚、複数のＳＲＡＭマクロ１００Ａがチップに搭載されるような場合には、遅延回路を設けて、複数のＳＲＡＭマクロ１００Ａに流れ込む電流のピークを分散せることが可能である。しかし、パワーダウンモードからの復帰の際、１つのＳＲＡＭマクロ１００Ａのサイズが大きい場合や、１つのＳＲＡＭマクロアレイブロックが大きい場合等、個々のＳＲＡＭマクロ１００Ａに比較的大きな電流が流れ込んでしまうような場合がある。そのような場合には、上記同様、チップの電圧降下、それによる記憶情報の破壊が起こり得る。

そこで、ＳＲＡＭマクロ１００に、次の図４に示すような回路を適用する。
図４はＳＲＡＭマクロの回路図の一例である。
図４には、ＳＲＡＭマクロ１００が備える複数のメモリセルアレイブロックのうちの１つのメモリセルアレイブロック１１とそれに接続されているローカルＩＯ回路１２の一部、並びにデコーダ回路２０の一部を例示している。尚、図４では、ワードラインの図示は省略している。

上記同様、メモリセルアレイブロック１１内のメモリセル１１ｍは、所定数ずつ、ビットライン対ＢＬ，／ＢＬに接続され、各ビットライン対ＢＬ，／ＢＬは、ローカルＩＯ回路１２に含まれる各プリチャージ回路５０に接続されている。各プリチャージ回路５０のＰＭＯＳ５１，５２，５３のゲートには、ＮＡＮＤゲート回路５４の出力がプリチャージ信号ＰＣｉ（ｉ＝０〜ｎ）として入力される。ＮＡＮＤゲート回路５４には、デコーダ回路２０に設けたモード制御回路６０の出力信号（モード制御信号）ＰＤＸと、プリチャージ制御信号ＰＣＸが入力される。

モード制御回路６０は、パワーダウンモード制御信号ＰＤとブロック選択信号ＢＬＫを入力とするＳＲ（Set-Reset）型のフリップフロップ（ＦＦ）６１を含む。パワーダウンモード制御信号ＰＤは、ここでは一例として、２つのインバータ回路６２，６３を介して、フリップフロップ６１（Ｓ）に入力される（信号Ｐ）。ブロック選択信号ＢＬＫは、アクセスするＳＲＡＭマクロ１００内のメモリセルアレイブロック１１を選択する信号であり、アドレス信号（ｒｏｗアドレス信号）を用いて生成され、フリップフロップ６１（Ｒ）に入力される。

ブロック選択信号ＢＬＫは、例えば、メモリセルアレイブロック１１を選択する場合にＨレベルとされ、メモリセルアレイブロック１１を非選択とする場合にＬレベルとされる。尚、ブロック選択信号ＢＬＫは、ＳＲＡＭマクロ１００に含まれる複数のメモリセルアレイブロックのうち、選択する１つのメモリセルアレイブロックについてＨレベルとされ、残りの非選択のメモリセルアレイブロックについてはＬレベルとされる。

このようなブロック選択信号ＢＬＫが、パワーダウンモード制御信号ＰＤと共に、モード制御回路６０のフリップフロップ６１に入力される。そして、パワーダウンモード制御信号ＰＤ及びブロック選択信号ＢＬＫに基づいて生成されるモード制御信号ＰＤＸが、各プリチャージ回路５０に入力される。

モード制御回路６０のフリップフロップ６１の出力信号（ＦＦ出力信号）ＰＭは、インバータ回路６４、ＮＡＮＤゲート回路６５、インバータ回路６６を介して、プリチャージ回路５０のＮＡＮＤゲート回路５４に入力される。

ＦＦ出力信号ＰＭは、インバータ回路６４で反転され、ＮＡＮＤゲート回路６５に入力される。ＮＡＮＤゲート回路６５には、このＦＦ出力信号ＰＭの反転信号と共に、パワーダウンモード制御信号ＰＤのインバータ回路６２による反転信号ＰＸが入力される。パワーダウンモード制御信号ＰＤの反転信号ＰＸ、及びＦＦ出力信号ＰＭの反転信号を入力とするＮＡＮＤゲート回路６５の出力信号は、インバータ回路６６で反転される。そして、このインバータ回路６６で反転された信号が、モード制御信号ＰＤＸとして、各プリチャージ回路５０のＮＡＮＤゲート回路５４に入力される。

各プリチャージ回路５０のＮＡＮＤゲート回路５４には、このモード制御信号ＰＤＸと共に、プリチャージ制御信号ＰＣＸが入力される。これらの入力に応じたＮＡＮＤゲート回路５４の出力信号が、各プリチャージ回路５０のＰＭＯＳ５１，５２，５３のゲートに、プリチャージ信号ＰＣｉ（ｉ＝０〜ｎ）として入力される。

図４に示すＳＲＡＭマクロ１００では、各プリチャージ回路５０のＮＡＮＤゲート回路５４に入力されるモード制御信号ＰＤＸを、パワーダウンモード制御信号ＰＤとブロック選択信号ＢＬＫを入力とするフリップフロップ６１によって制御する。

以下、このようなフリップフロップ６１を含むＳＲＡＭマクロ１００の動作について、上記の図４並びに、次の図５及び図６を参照して、説明する。図５はフリップフロップの真理値表、図６はタイミングチャートの一例である。

図４に示すＳＲＡＭマクロ１００では、まず電源投入時にフリップフロップ６１の初期化が行われる。初期化が行われることで、フリップフロップ６１のＦＦ出力信号ＰＭは、Ｌレベルになる。

ＳＲＡＭマクロ１００に対するアクセスを行う通常動作モードでは、図６に示すように、パワーダウンモード制御信号ＰＤはＬレベルである。パワーダウンモード制御信号ＰＤは、モード制御回路６０のフリップフロップ６１（Ｓ）に、インバータ回路６２，６３を介して入力される（信号Ｐ）。図４に示すメモリセルアレイブロック１１がブロック選択信号ＢＬＫに基づいて選択される場合、このモード制御回路６０のフリップフロップ６１（Ｒ）に入力されるブロック選択信号ＢＬＫは、Ｈレベルである（図６）。従って、図５より、ＦＦ出力信号ＰＭは、Ｌレベルにセットされる。

この時、パワーダウンモード制御信号ＰＤのインバータ回路６２による反転信号ＰＸはＨレベルである。そのため、ＮＡＮＤゲート回路６５の２入力はいずれもＨレベルとなり、その出力はＬレベル、インバータ回路６６から出力されるモード制御信号ＰＤＸはＨレベルとなる。従って、各ビットライン対ＢＬ，／ＢＬは、プリチャージ制御信号ＰＣＸに基づいて、プリチャージされ、又はフローティングにされるようになる。

通常動作モードでの書き込み、読み出し前は、プリチャージ制御信号ＰＣＸはＨレベルである（図６）。また、上記のように、モード制御信号ＰＤＸはＨレベルである。そのため、ＮＡＮＤゲート回路５４の出力であるプリチャージ信号ＰＣｉ（ｉ＝０〜ｎ）はＬレベルとなる（図６）。従って、各プリチャージ回路５０のＰＭＯＳ５１，５２，５３が全てオン状態となり、メモリセルアレイブロック１１に属する各ビットライン対ＢＬ，／ＢＬがプリチャージされる。

通常動作モードでの書き込み、読み出し時には、プリチャージ制御信号ＰＣＸがＨレベルからＬレベルとされる（図６）。そのため、ＮＡＮＤゲート回路５４の出力であるプリチャージ信号ＰＣｉ（ｉ＝０〜ｎ）は、Ｈレベルになる（図６）。従って、各プリチャージ回路５０のＰＭＯＳ５１，５２，５３が全てオフ状態となり、メモリセルアレイブロック１１に属する各ビットライン対ＢＬ，／ＢＬがフローティングになり、書き込み、読み出しが可能になる。

その後、プリチャージ制御信号ＰＣＸがＬレベルからＨレベルとされると、プリチャージ信号ＰＣｉ（ｉ＝０〜ｎ）はＬレベルとなり（図６）、各ビットライン対ＢＬ，／ＢＬが再びプリチャージされるようになる。尚、このメモリセルアレイブロック１１が非選択である時、即ちブロック選択信号ＢＬＫがＬレベルになった時であっても、ＦＦ出力信号ＰＭはＬレベルに保持されているために、モード制御信号ＰＤＸがＨレベルとなる。従って、プリチャージ信号ＰＣｉ（ｉ＝０〜ｎ）は、プリチャージ制御信号ＰＣＸによってのみ制御される。

ＳＲＡＭマクロ１００に対するアクセスを行わないパワーダウンモードに移行する場合には、図６に示すように、パワーダウンモード制御信号ＰＤがＬレベルからＨレベルとされる。

図４のメモリセルアレイブロック１１を例に述べると、パワーダウンモード制御信号ＰＤがＨレベルとされることで、モード制御回路６０のフリップフロップ６１（Ｓ）には、インバータ回路６２，６３を介してＨレベルの信号Ｐが入力される。パワーダウンモードではブロック選択信号ＢＬＫがＬレベルであるので（図６）、図５より、ＦＦ出力信号ＰＭは、Ｈレベルにセットされる。

この時、パワーダウンモード制御信号ＰＤのインバータ回路６２による反転信号ＰＸはＬレベルである。そのため、ＮＡＮＤゲート回路６５の２入力はいずれもＬレベルとなり、モード制御信号ＰＤＸはＬレベルとなる。従って、プリチャージ制御信号ＰＣＸの値にかかわらず（Ｈレベルであっても）、ＮＡＮＤゲート回路５４の出力であるプリチャージ信号ＰＣｉ（ｉ＝０〜ｎ）はＨレベルとなる（図６）。これにより、各プリチャージ回路５０のＰＭＯＳ５１，５２，５３が全てオフ状態となり、メモリセルアレイブロック１１に属する各ビットライン対ＢＬ，／ＢＬがフローティングになる。

パワーダウンモードへの移行時には、この図４のメモリセルアレイブロック１１のほか、ＳＲＡＭマクロ１００に含まれる他のメモリセルアレイブロックについても同様の動作が行われる。ＳＲＡＭマクロ１００内の全てのビットラインＢＬ，／ＢＬ対をフローティングにすることで、待機時の消費電力の削減が図られる。

パワーダウンモードの後、再びＳＲＡＭマクロ１００に対するアクセスを行う場合には、図６に示すように、パワーダウンモード制御信号ＰＤがＨレベルからＬレベルとされる。ＳＲＡＭマクロ１００は、パワーダウンモード制御信号ＰＤがＨレベルからＬレベルとされることで、パワーダウンモードから通常動作モードに復帰する。

ＳＲＡＭマクロ１００では、このようにパワーダウンモード制御信号ＰＤ（信号Ｐ）がＨレベルからＬレベルとなった場合、図５より、ブロック選択信号ＢＬＫがＨレベルとならない限り、フリップフロップ６１のＦＦ出力信号ＰＭの電位レベルが保持される。即ち、ＦＦ出力信号ＰＭは、パワーダウンモード時のＨレベルに保持される。従って、モード制御信号ＰＤＸはＬレベルのままであり、プリチャージ制御信号ＰＣＸの値にかかわらず（Ｈレベルであっても）、プリチャージ信号ＰＣｉ（ｉ＝０〜ｎ）はＨレベルで（図６）、ビットラインＢＬ，／ＢＬはフローティングのままとなる。

モード制御信号ＰＤＸは、フリップフロップ６１と論理をとっており、パワーダウンモードからの復帰の際、フリップフロップ６１は、図５より、ブロック選択信号ＢＬＫがＨレベルとなることによってリセット（Ｌレベルにセット）される。ＦＦ出力信号ＰＭがＬレベルになると、モード制御信号ＰＤＸがＨレベルとなるため、その時点からプリチャージが開始される（図６）。

ブロック選択信号ＢＬＫは、ＳＲＡＭマクロ１００内の全メモリセルアレイブロックのうち、アクセスする１つのメモリセルアレイブロックを選択する信号である。ＳＲＡＭマクロ１００では、ブロック選択信号ＢＬＫがＨレベルとなり、１つのメモリセルアレイブロックが選択されてはじめて、その選択されたメモリセルアレイブロック内の各ビットライン対ＢＬ，／ＢＬのプリチャージが可能になる。

即ち、図６に示すように、ブロック選択信号ＢＬＫがＨレベルとなってメモリセルアレイブロック１１が選択された時に、選択されたメモリセルアレイブロック１１内の各ビットライン対ＢＬ，／ＢＬのプリチャージを開始する。ブロック選択信号ＢＬＫがＨレベルとなった時に、プリチャージ制御信号ＰＣＸがＬレベルとなっている場合には、各ビットライン対ＢＬ，／ＢＬのフローティングの状態が維持される。

また、ブロック選択信号ＢＬＫ及びプリチャージ制御信号ＰＣＸが共にＨレベルでプリチャージを開始した後は、ブロック選択信号ＢＬＫがＬレベルとなっても、ＦＦ出力信号ＰＭの電位レベルが保持されることで、プリチャージが継続される。例えば、１つのメモリセルアレイブロック１１のプリチャージ開始後、他のメモリセルアレイブロックにアクセスするために、メモリセルアレイブロック１１についてのブロック選択信号ＢＬＫをＨレベルからＬレベルにしても、メモリセルアレイブロック１１のプリチャージが継続される。

パワーダウンモードからの復帰の際には、他のメモリセルアレイブロックについても、これと同様の動作が行われる。即ち、当該他のメモリセルアレイブロックが、ブロック選択信号ＢＬＫがＨレベルとなって選択された時にはじめて、それに接続されているビットライン対ＢＬ，／ＢＬのプリチャージが行われる。

このようにＳＲＡＭマクロ１００では、パワーダウンモードからの復帰の際、ブロック選択信号ＢＬＫで選択されたメモリセルアレイブロック、即ちアクセスされるメモリセルアレイブロックのビットライン対ＢＬ，／ＢＬから順次、プリチャージが行われていく。従って、パワーダウンモードからの復帰から時間差をもって、ＳＲＡＭマクロ１００内のビットライン対ＢＬ，／ＢＬがプリチャージされていくため、ＳＲＡＭマクロ１００に流れ込む、プリチャージに要する電流のピークを分散させることができる。これにより、ＳＲＡＭマクロ１００に比較的大きな電流が一度に流れ込むのを抑制することができる。

上記のＳＲＡＭマクロ１００によれば、それを搭載するチップにおいて、ＳＲＡＭマクロ１００のパワーダウンモードからの復帰時に、チップ内で電圧降下が発生するのを抑制することが可能になる。これにより、そのような電圧降下による、ＳＲＡＭマクロ１００内の記憶情報の破壊を抑制することが可能になる。

また、上記のＳＲＡＭマクロ１００では、パワーダウンモードからの復帰後、アクセスされないメモリセルアレイブロック１１については、プリチャージが行われない。従って、このようにアクセスされないメモリセルアレイブロック１１内のメモリセル１１ｍについては、パワーダウンモード時と同様のリーク電流の削減効果が得られるようになる。

尚、以上の説明では、ＳＲＡＭを例にしたが、上記の手法は、ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）やＲＯＭ（Read Only Memory）等、他の半導体記憶装置にも同様に適用可能である。

また、上記手法は、複数の半導体記憶装置が１つのチップに搭載される場合には、搭載される半導体記憶装置の全部又は一部について、同様に適用可能である。

１１ａ，１１ｂ，１１ｃ，１１ｄ，１１ メモリセルアレイブロック
１１ｍ メモリセル
１２ａ，１２ｂ，１２ ローカルＩＯ回路
２０ デコーダ回路
３０ クロックパルス生成回路
４０ ＩＯ回路
５０ プリチャージ回路
５１，５２，５３ ＰＭＯＳ
５４，６５ ＮＡＮＤゲート回路
５５，６２，６３，６４，６６ インバータ回路
６０ モード制御回路
６１ フリップフロップ
７０ コラムスイッチ
８０ センスアンプ
９１，９２ データバスライン
１００，１００Ａ ＳＲＡＭマクロ
ＢＬ，／ＢＬ ビットライン

Claims (1)

1. メモリセルに接続されたビットラインを含む複数のメモリセルアレイブロックを有し、
   前記複数のメモリセルアレイブロックに対してアクセスが可能な第１モードと、
   前記複数のメモリセルアレイブロックのビットラインをフローティングにする第２モードと、
   を備え、
   前記第２モードから前記第１モードへの遷移時に、前記複数のメモリセルアレイブロックのうちアクセスされるメモリセルアレイブロックのビットラインのみを順次プリチャージし、
   前記複数のメモリセルアレイブロックのそれぞれに対して、フリップフロップ、第１インバータ回路、第２インバータ回路、第３インバータ回路、第１ＮＡＮＤゲート回路、及び第２ＮＡＮＤゲート回路を含み、
   前記フリップフロップは、前記複数のメモリセルアレイブロックから前記アクセスされるメモリセルアレイブロックを選択する選択信号と、前記第１モード又は前記第２モードに制御するモード制御信号を入力とし、
   前記第１ＮＡＮＤゲート回路は、前記フリップフロップの出力の前記第１インバータ回路による反転信号と、前記モード制御信号の前記第２インバータ回路による反転信号とを入力とし、
   前記第２ＮＡＮＤゲート回路は、前記第１ＮＡＮＤゲート回路の出力の前記第３インバータ回路による反転信号と、プリチャージするタイミングを示すプリチャージ制御信号とを入力とし、
   前記第２ＮＡＮＤゲート回路の出力を用いて、前記アクセスされるメモリセルアレイブロックのビットラインをプリチャージすることを特徴とする半導体記憶装置。
   

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