JP2012238356A - 半導体記憶装置 - Google Patents
半導体記憶装置 Download PDFInfo
- Publication number
- JP2012238356A JP2012238356A JP2011106393A JP2011106393A JP2012238356A JP 2012238356 A JP2012238356 A JP 2012238356A JP 2011106393 A JP2011106393 A JP 2011106393A JP 2011106393 A JP2011106393 A JP 2011106393A JP 2012238356 A JP2012238356 A JP 2012238356A
- Authority
- JP
- Japan
- Prior art keywords
- memory cell
- cell array
- circuit
- level
- control signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
Abstract
【解決手段】SRAMマクロ100は、複数のメモリセルアレイブロックに対してアクセスが可能な通常動作モードと、複数のメモリセルアレイブロックのビットラインBL,/BLをフローティングにするパワーダウンモードを備える。パワーダウンモードから通常動作モードへの復帰時には、複数のメモリセルアレイブロックのうち、アクセスされるメモリセルアレイブロック11のビットラインBL,/BLのみを順次プリチャージする。それにより、SRAMマクロ100に流れ込む、プリチャージに要する電流のピークを分散させる。
【選択図】図4
Description
まず、SRAMマクロに適用される階層構造について説明する。
図1に階層化されたSRAMマクロの一例を示す。
図1のデコーダ回路20には、メモリセルアレイブロック11a,11b,11c,11d内のメモリセルに接続される所定のワードラインを選択するワードラインドライバ、ローカルIO回路12a,12bに含まれるコラムスイッチを制御する回路が含まれる。更に、デコーダ回路20には、SRAMマクロ100のパワーダウンモードへの遷移、パワーダウンモードから通常動作モードへの遷移を制御する回路(モード制御回路)が含まれる。尚、通常動作モード及びパワーダウンモードについては後述する。モード制御回路は、ローカルIO回路12a,12bそれぞれに含まれるプリチャージ回路に接続され、プリチャージ回路によるビットラインのプリチャージ又はフローティングを制御する。
まず、SRAMマクロの一形態について説明する。
図3には、SRAMマクロ100Aが備える複数のメモリセルアレイブロックのうちの1つのメモリセルアレイブロック11(11a,11b,11c又は11d)とそれに接続されているローカルIO回路12(12a又は12b)の一部、並びにデコーダ回路20の一部を例示している。尚、図3では、ワードラインの図示は省略している。
図4はSRAMマクロの回路図の一例である。
図4には、SRAMマクロ100が備える複数のメモリセルアレイブロックのうちの1つのメモリセルアレイブロック11とそれに接続されているローカルIO回路12の一部、並びにデコーダ回路20の一部を例示している。尚、図4では、ワードラインの図示は省略している。
11m メモリセル
12a,12b,12 ローカルIO回路
20 デコーダ回路
30 クロックパルス生成回路
40 IO回路
50 プリチャージ回路
51,52,53 PMOS
54,65 NANDゲート回路
55,62,63,64,66 インバータ回路
60 モード制御回路
61 フリップフロップ
70 コラムスイッチ
80 センスアンプ
91,92 データバスライン
100,100A SRAMマクロ
BL,/BL ビットライン
Claims (4)
- メモリセルに接続されたビットラインを含む複数のメモリセルアレイブロックを有し、
前記複数のメモリセルアレイブロックに対してアクセスが可能な第1モードと、
前記複数のメモリセルアレイブロックのビットラインをフローティングにする第2モードと、
を備え、
前記第2モードから前記第1モードへの遷移時に、前記複数のメモリセルアレイブロックのうちアクセスされるメモリセルアレイブロックのビットラインのみを順次プリチャージすることを特徴とする半導体記憶装置。 - 前記複数のメモリセルアレイブロックから前記アクセスされるメモリセルアレイブロックを選択する選択信号、前記第1モード又は前記第2モードに制御するモード制御信号、及びプリチャージするタイミングを示すプリチャージ制御信号を用いて、前記アクセスされるメモリセルアレイブロックのビットラインをプリチャージすることを特徴とする請求項1に記載の半導体記憶装置。
- 前記複数のメモリセルアレイブロックのそれぞれに対して、前記選択信号と前記モード制御信号を入力とするフリップフロップを含み、
前記フリップフロップの出力及び前記プリチャージ制御信号を用いて、前記アクセスされるメモリセルアレイブロックのビットラインをプリチャージすることを特徴とする請求項2に記載の半導体記憶装置。 - 前記複数のメモリセルアレイブロックのそれぞれに対して、第1インバータ回路、第2インバータ回路、第3インバータ回路、第1NANDゲート回路、及び第2NANDゲート回路を含み、
前記第1NANDゲート回路は、前記フリップフロップの出力の前記第1インバータ回路による反転信号と、前記モード制御信号の前記第2インバータ回路による反転信号とを入力とし、
前記第2NANDゲート回路は、前記第1NANDゲート回路の出力の前記第3インバータ回路による反転信号と、前記プリチャージ制御信号とを入力とし、
前記第2NANDゲート回路の出力を用いて、前記アクセスされるメモリセルアレイブロックのビットラインをプリチャージすることを特徴とする請求項3に記載の半導体記憶装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011106393A JP5621704B2 (ja) | 2011-05-11 | 2011-05-11 | 半導体記憶装置 |
US13/444,479 US9087564B2 (en) | 2011-05-11 | 2012-04-11 | Semiconductor storage having different operation modes |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011106393A JP5621704B2 (ja) | 2011-05-11 | 2011-05-11 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2012238356A true JP2012238356A (ja) | 2012-12-06 |
JP5621704B2 JP5621704B2 (ja) | 2014-11-12 |
Family
ID=47141810
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011106393A Expired - Fee Related JP5621704B2 (ja) | 2011-05-11 | 2011-05-11 | 半導体記憶装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US9087564B2 (ja) |
JP (1) | JP5621704B2 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014528629A (ja) * | 2011-09-30 | 2014-10-27 | クアルコム,インコーポレイテッド | 複数ポートのsramメモリセルにおける漏れ電力を低減する方法および装置 |
JP2015167058A (ja) * | 2014-03-03 | 2015-09-24 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
JP2018156720A (ja) * | 2018-06-11 | 2018-10-04 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN103886896B (zh) * | 2014-03-31 | 2016-12-07 | 西安紫光国芯半导体有限公司 | 一种采用静态写技术减小写功耗的静态随机存储器 |
US9685224B2 (en) * | 2014-10-17 | 2017-06-20 | Taiwan Semiconductor Manufacturing Company, Ltd. | Memory with bit line control |
KR102323612B1 (ko) * | 2015-11-23 | 2021-11-08 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 및 이의 동작 방법 |
US10186313B2 (en) | 2016-04-28 | 2019-01-22 | Taiwan Semiconductor Manufacturing Company, Ltd. | Memory macro disableable input-output circuits and methods of operating the same |
EP3614293A1 (en) * | 2018-08-24 | 2020-02-26 | Nagravision S.A. | Securing data stored in a memory of an iot device during a low power mode |
US11309000B2 (en) | 2020-08-31 | 2022-04-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Systems and methods for controlling power management operations in a memory device |
US11626158B2 (en) | 2020-10-28 | 2023-04-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | Bit line pre-charge circuit for power management modes in multi bank SRAM |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001344979A (ja) * | 2000-03-30 | 2001-12-14 | Matsushita Electric Ind Co Ltd | 半導体記憶装置、半導体集積回路装置、および携帯機器 |
JP2004095000A (ja) * | 2002-08-29 | 2004-03-25 | Fujitsu Ltd | スタティック型半導体記憶装置およびその制御方法 |
JP2006196167A (ja) * | 2005-01-14 | 2006-07-27 | Samsung Electronics Co Ltd | 半導体メモリ装置におけるビットライン電圧供給回路とそれによるビットライン電圧印加方法 |
JP2010528401A (ja) * | 2007-05-18 | 2010-08-19 | クゥアルコム・インコーポレイテッド | メモリアレイにおけるリーク電流低減方法および装置 |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0198186A (ja) | 1987-06-29 | 1989-04-17 | Mitsubishi Electric Corp | 同期型記憶装置 |
JPH02148497A (ja) | 1988-11-29 | 1990-06-07 | Matsushita Electron Corp | メモリー装置 |
TW525185B (en) * | 2000-03-30 | 2003-03-21 | Matsushita Electric Ind Co Ltd | Semiconductor memory device having normal and standby modes, semiconductor integrated circuit and mobile electronic unit |
JP2001319479A (ja) | 2000-05-12 | 2001-11-16 | Nec Corp | メモリ装置 |
JP4354917B2 (ja) * | 2003-02-27 | 2009-10-28 | 富士通マイクロエレクトロニクス株式会社 | 半導体記憶装置 |
KR100649834B1 (ko) * | 2004-10-22 | 2006-11-28 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 누설 전류 제어 장치 |
KR101537316B1 (ko) * | 2008-11-14 | 2015-07-16 | 삼성전자주식회사 | 상 변화 메모리 장치 |
US8982659B2 (en) * | 2009-12-23 | 2015-03-17 | Intel Corporation | Bitline floating during non-access mode for memory arrays |
WO2012098900A1 (ja) * | 2011-01-20 | 2012-07-26 | パナソニック株式会社 | 半導体記憶装置 |
-
2011
- 2011-05-11 JP JP2011106393A patent/JP5621704B2/ja not_active Expired - Fee Related
-
2012
- 2012-04-11 US US13/444,479 patent/US9087564B2/en not_active Expired - Fee Related
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001344979A (ja) * | 2000-03-30 | 2001-12-14 | Matsushita Electric Ind Co Ltd | 半導体記憶装置、半導体集積回路装置、および携帯機器 |
JP2004095000A (ja) * | 2002-08-29 | 2004-03-25 | Fujitsu Ltd | スタティック型半導体記憶装置およびその制御方法 |
JP2006196167A (ja) * | 2005-01-14 | 2006-07-27 | Samsung Electronics Co Ltd | 半導体メモリ装置におけるビットライン電圧供給回路とそれによるビットライン電圧印加方法 |
JP2010528401A (ja) * | 2007-05-18 | 2010-08-19 | クゥアルコム・インコーポレイテッド | メモリアレイにおけるリーク電流低減方法および装置 |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014528629A (ja) * | 2011-09-30 | 2014-10-27 | クアルコム,インコーポレイテッド | 複数ポートのsramメモリセルにおける漏れ電力を低減する方法および装置 |
JP2015167058A (ja) * | 2014-03-03 | 2015-09-24 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
JP2018156720A (ja) * | 2018-06-11 | 2018-10-04 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
Also Published As
Publication number | Publication date |
---|---|
US20120287741A1 (en) | 2012-11-15 |
JP5621704B2 (ja) | 2014-11-12 |
US9087564B2 (en) | 2015-07-21 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5621704B2 (ja) | 半導体記憶装置 | |
US9633716B2 (en) | Methods and systems to selectively boost an operating voltage of, and controls to an 8T bit-cell array and/or other logic blocks | |
EP1684299B1 (en) | Semiconductor memory device and method for applying a cell power voltage in a semiconductor memory device | |
JP6161482B2 (ja) | 半導体記憶装置 | |
US20090073793A1 (en) | Semiconductor memory device and refresh method for the same | |
US9478269B2 (en) | Tracking mechanisms | |
US20060215465A1 (en) | Circuits and methods for providing low voltage, high performance register files | |
JP6424448B2 (ja) | 半導体記憶装置 | |
US8164938B2 (en) | Semiconductor memory device | |
US9286971B1 (en) | Method and circuits for low latency initialization of static random access memory | |
US7345936B2 (en) | Data storage circuit | |
US8102728B2 (en) | Cache optimizations using multiple threshold voltage transistors | |
US9165642B2 (en) | Low voltage dual supply memory cell with two word lines and activation circuitry | |
JP6308218B2 (ja) | 半導体記憶装置 | |
US7423900B2 (en) | Methods and apparatus for low power SRAM using evaluation circuit | |
JP2005085454A (ja) | メモリアレイを含む集積回路装置、およびセンスアンプを有するメモリを組込んだ集積回路装置においてパワーゲートするための方法 | |
JP2005078714A (ja) | 半導体記憶装置 | |
JP2008027493A (ja) | 半導体記憶装置 | |
JP2004095000A (ja) | スタティック型半導体記憶装置およびその制御方法 | |
JP4661888B2 (ja) | 半導体記憶装置およびその動作方法 | |
JP5962185B2 (ja) | 半導体記憶装置およびその制御方法 | |
US7684231B2 (en) | Methods and apparatus for low power SRAM based on stored data | |
JP2004095027A (ja) | スタティック型半導体記憶装置およびその制御方法 | |
JP2008176907A (ja) | 半導体記憶装置 | |
JP5564829B2 (ja) | 半導体記憶装置及びその制御方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20140128 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20140606 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20140610 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140804 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20140826 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20140908 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5621704 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |