JP6424448B2 - 半導体記憶装置 - Google Patents
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Description
(付記1)
選択および非選択が可能な回路ブロックと、
前記回路ブロックと第1電源線との間に設けられたリーク電流制限回路と、を有し、
前記リーク電流制限回路は、
前記回路ブロックと前記第1電源線との間に設けられた第1トランジスタと、
前記回路ブロックと前記第1電源線との間に設けられた抵抗素子と、を含む、
ことを特徴とする半導体装置。
前記回路ブロックを選択して動作させるときは、前記第1トランジスタをオンして、前記第1電源線を前記回路ブロックに接続し、
前記回路ブロックを非選択として停止させるときは、前記第1トランジスタをオフして、前記第1電源線を前記回路ブロックから遮断する、
ことを特徴とする付記1に記載の半導体装置。
前記リーク電流制限回路は、さらに、
前記回路ブロックと前記第1電源線との間に、前記抵抗素子と直列接続された第2トランジスタを含み、
前記第2トランジスタは、前記第1トランジスタがオンするときはオフし、前記第1トランジスタがオフするときはオンする、
ことを特徴とする付記2に記載の半導体装置。
前記抵抗素子は、温度が高くなるに従って抵抗値が増大する特性を有する、
ことを特徴とする付記1乃至付記3のいずれか1項に記載の半導体装置。
前記抵抗素子は、シリサイド抵抗である、
ことを特徴とする付記4に記載の半導体装置。
選択および非選択が可能なワード線ドライバブロックと、
前記ワード線ドライバブロックと第1電源線との間に設けられたリーク電流制限回路と、を有し、
前記リーク電流制限回路は、
前記ワード線ドライバブロックと前記第1電源線との間に設けられた第1トランジスタと、
前記ワード線ドライバブロックと前記第1電源線との間に設けられた第1抵抗素子と、を含む、
ことを特徴とする半導体記憶装置。
前記ワード線ドライバブロックを選択して動作させるときは、前記第1トランジスタをオンして、前記第1電源線を前記ワード線ドライバブロックに接続し、
前記ワード線ドライバブロックを非選択として停止させるときは、前記第1トランジスタをオフして、前記第1電源線を前記ワード線ドライバブロックから遮断する、
ことを特徴とする付記6に記載の半導体記憶装置。
前記リーク電流制限回路は、さらに、
前記ワード線ドライバブロックと前記第1電源線との間に、前記第1抵抗素子と直列接続された第2トランジスタを含み、
前記第2トランジスタは、前記第1トランジスタがオンするときはオフし、前記第1トランジスタがオフするときはオンする、
ことを特徴とする付記7に記載の半導体記憶装置。
前記リーク電流制限回路は、さらに、
前記第2トランジスタのゲートに入力する第1制御信号を反転して前記第1トランジスタのゲートに入力するインバータを含む、
ことを特徴とする付記8に記載の半導体記憶装置。
前記ワード線ドライバブロックは、それぞれがワード線を駆動する複数の最終段インバータを含み、
前記第1トランジスタおよび前記第1抵抗素子は、高電位電源電圧を給電する前記第1電源線と、複数の前記最終段インバータにおけるpチャネル型MOSトランジスタのソースに接続される第1ローカルラインとの間に設けられる、
ことを特徴とする付記8または付記9に記載の半導体記憶装置。
前記第1抵抗素子は、前記第1電源線に接続され、
前記第2トランジスタは、前記第1ローカルラインに接続され、
複数の前記最終段インバータの第2ローカルラインは、低電位電源電圧を給電する第2電源線に接続される、
ことを特徴とする付記9に記載の半導体記憶装置。
前記ワード線ドライバブロックは、さらに、
複数の前記最終段インバータの前段に設けられ、それぞれ対応する前記最終段インバータを駆動する複数のプリインバータを含み、
前記リーク電流制限回路は、さらに、
前記第2電源線と、複数の前記プリインバータにおけるnチャネル型MOSトランジスタのソースに接続される第3ローカルラインとの間に設けられた第3トランジスタと、
前記第2電源線と、前記第3ローカルラインとの間に、直列接続された第2抵抗素子および第4トランジスタと、を含み、
前記ワード線ドライバブロックを選択して動作させるときは、前記第3トランジスタをオンして前記第4トランジスタをオフし、
前記ワード線ドライバブロックを非選択として停止させるときは、前記第3トランジスタをオフして前記第4トランジスタをオンする、
ことを特徴とする付記11に記載の半導体記憶装置。
前記第2抵抗素子は、前記第2電源線に接続され、
前記第4トランジスタは、前記第3ローカルラインに接続され、
複数の前記プリインバータの第4ローカルラインは、前記第1電源線に接続される、
ことを特徴とする付記12に記載の半導体記憶装置。
前記第1トランジスタおよび前記第2トランジスタは、pチャネル型MOSトランジスタであり、
前記第3トランジスタおよび前記第4トランジスタは、nチャネル型MOSトランジスタである、
ことを特徴とする付記12または付記13に記載の半導体記憶装置。
前記第1抵抗素子は、温度が高くなるに従って抵抗値が増大する特性を有する、
ことを特徴とする付記6乃至付記14のいずれか1項に記載の半導体記憶装置。
前記第1抵抗素子は、シリサイド抵抗である、
ことを特徴とする付記15に記載の半導体記憶装置。
前記第2抵抗素子は、温度が高くなるに従って抵抗値が増大する特性を有する、
ことを特徴とする付記12乃至付記14のいずれか1項に記載の半導体記憶装置。
前記第2抵抗素子は、シリサイド抵抗である、
ことを特徴とする付記17に記載の半導体記憶装置。
前記半導体記憶装置は、SRAMである、
ことを特徴とする付記6乃至付記18のいずれか1項に記載の半導体記憶装置。
前記ワード線ドライバブロックは、複数設けられ、
それぞれの前記ワード線ドライバブロックに対して、前記リーク電流制限回路が設けられる、
ことを特徴とする付記6乃至付記19のいずれか1項に記載の半導体記憶装置。
2 メモリセルアレイ
3 デコーダ
4 タイミング生成回路
50〜5k センスアンプ
60〜6k 書き込み回路
71,71',72,701,702,710〜71m,720〜72m リーク電流制限回路
BL,BLX ビット線
INVWL0〜INVWLn 最終段インバータ
INVP0〜INVPn プリインバータ
MC メモリセル(SRAMセル)
PP 第1ローカルライン
QQ 第3ローカルライン
TN0 第3トランジスタ(nMOSトランジスタ)
TN1 第4トランジスタ(nMOSトランジスタ)
TP0 第1トランジスタ(pMOSトランジスタ)
TP1 第2トランジスタ(pMOSトランジスタ)
VDD 高電位電源線(第1電源線:高電位電源電圧)
VSS 低電位電源線(第2電源線:低電位電源電圧)
WL,WL<0>〜WL<n>,WL<0:n>〜WL<(m-1)*n:m*n> ワード線
Claims (6)
- 選択および非選択が可能なワード線ドライバブロックと、
前記ワード線ドライバブロックと第1電源線との間に設けられたリーク電流制限回路と、を有し、
前記リーク電流制限回路は、
前記ワード線ドライバブロックと前記第1電源線との間に設けられた第1トランジスタと、
前記ワード線ドライバブロックと前記第1電源線との間に設けられた第1抵抗素子と、
前記ワード線ドライバブロックと前記第1電源線との間に、前記第1抵抗素子と直列接続された第2トランジスタと、を含み、
前記ワード線ドライバブロックを選択して動作させるときは、前記第1トランジスタをオンして、前記第1電源線を前記ワード線ドライバブロックに接続し、
前記ワード線ドライバブロックを非選択として停止させるときは、前記第1トランジスタをオフして、前記第1電源線を前記ワード線ドライバブロックから遮断し、
前記第2トランジスタは、前記第1トランジスタがオンするときはオフし、前記第1トランジスタがオフするときはオンし、
前記第1抵抗素子は、温度が高くなるに従って抵抗値が増大する特性を有する、
ことを特徴とする半導体記憶装置。 - 前記ワード線ドライバブロックは、それぞれがワード線を駆動する複数の最終段インバータを含み、
前記第1トランジスタおよび前記第1抵抗素子は、高電位電源電圧を給電する前記第1電源線と、複数の前記最終段インバータにおけるpチャネル型MOSトランジスタのソースに接続される第1ローカルラインとの間に設けられる、
ことを特徴とする請求項1に記載の半導体記憶装置。 - 前記第1抵抗素子は、前記第1電源線に接続され、
前記第2トランジスタは、前記第1ローカルラインに接続され、
複数の前記最終段インバータの第2ローカルラインは、低電位電源電圧を給電する第2電源線に接続される、
ことを特徴とする請求項2に記載の半導体記憶装置。 - 前記ワード線ドライバブロックは、さらに、
複数の前記最終段インバータの前段に設けられ、それぞれ対応する前記最終段インバータを駆動する複数のプリインバータを含み、
前記リーク電流制限回路は、さらに、
前記第2電源線と、複数の前記プリインバータにおけるnチャネル型MOSトランジスタのソースに接続される第3ローカルラインとの間に設けられた第3トランジスタと、
前記第2電源線と、前記第3ローカルラインとの間に、直列接続された第2抵抗素子および第4トランジスタと、を含み、
前記ワード線ドライバブロックを選択して動作させるときは、前記第3トランジスタをオンして前記第4トランジスタをオフし、
前記ワード線ドライバブロックを非選択として停止させるときは、前記第3トランジスタをオフして前記第4トランジスタをオンする、
ことを特徴とする請求項3に記載の半導体記憶装置。 - 前記第2抵抗素子は、前記第2電源線に接続され、
前記第4トランジスタは、前記第3ローカルラインに接続され、
複数の前記プリインバータの第4ローカルラインは、前記第1電源線に接続される、
ことを特徴とする請求項4に記載の半導体記憶装置。 - 前記ワード線ドライバブロックは、複数設けられ、
それぞれの前記ワード線ドライバブロックに対して、前記リーク電流制限回路が設けられる、
ことを特徴とする請求項1乃至請求項5のいずれか1項に記載の半導体記憶装置。
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